基于Verilog语言的pwm，按键控制增减

AES in verilog codes

内容较多有夏宇闻出的教材的PDF和word版本、北大微电子系和电子科大的verilog教案和PPT、一些verilog的例程等等,大家感兴趣的可以下载下来学习一下！

此代码为verilog代码实现的96*64阵列LED点亮代码，于上位机配合，上位机通过USB转串口将96*64阵列图形发给FPGA

硬件实现的卷积神经网络（verilog） Verilog 81.6% Objective-C 9.0% Python 5.0%

硬件描述语言，veriloga实例，包含运算放大器，锁相环等模块。

可以产生最基本的三角波，正弦波，方波信号，比较简单

emmc协议的实现代码，包含了SD协议，usb实现协议

Matlab代码verilog Verilog-HDL 该存储库包含有关Verilog HDL的程序 学习Verilog-HDL的资源 Verilog-HDL简介 Verilog是一种硬件描述语言（HDL）。 它是用于描述数字系统（如网络交换机或微处理器或存储器或触发器）的语言。 这意味着，通过使用HDL，我们可以描述任何级别的任何数字硬件。 HDL中描述的设计与技术无关，非常易于设计和调试，并且通常比示意图更有用，特别是对于大型电路。 为什么选择HDL？ 我们设计硬件来解决特定问题。 通常，我们首先以简单的语言（例如英语）描述这些问题，然后使用诸如C，Python或Matlab之类的语言将其提炼为数学上准确的陈述。 这些是高级语言-它们提供了数据类型和命令的高级抽象，使对问题的建模变得容易。 但是，它们不能很好地转换为硬件描述。 这主要是因为： 他们没有时间观念或一系列事件接连发生 他们不对并发或同时发生的多个事件建模 他们通常假定诸如从某处获取数据并对其进行操作之类的操作是基本操作，而复杂性则隐藏在简单指令之后。 但是，硬件要求将这些操作中的每一个都明确化。 因此，硬件描述语言（H

Verilog / FPGA高效的Viterbi解码算法。 概述 维特比算法作为卷积码的最大似然（ML）解码技术而闻名。 （n，k，m）维特比解码器中的路径存储单元负责跟踪与由路径度量单元指定的尚存路径相关联的信息位。 维特比解码器和二进制卷积码由三元组（n，k，m）表示，其中： 每当接收到k个输入位时，就会生成n个输出位。 k是输入序列的数量（因此，编码器由k个移位寄存器组成）。 m表示必须存储在编码器中的先前k位输入块的数量。 格子图 格状图通常用于可视化维特比算法如何做出最大似然（ML）解码决策。 带有最终ML路径的示例网格如下所示 新颖的路径内存节省技术 Viterbi解码器通常基于FPGA / ASIC，因此在路径存储器的大小上具有上限。 提出了一种用于节省路径存储器的新颖方法，用于维特比解码器。 成功开发了许多使用该路径存储器的回溯式维特比解码器。这表明，使用这种高效存储