百兆以太网的VHDL源码,FPGA设计,mac设计
2021-09-18 10:00:30 142KB 百兆网 VHDL
1
基于VHDL语言设计的DDS波形,数字频率计
2021-09-16 12:19:40 44KB DDS VHDL
1
设计一个自动售货机控制程序,它的投币口每次可以投入1元、2元、5元,且规定投入1元或2元后不得再投入5元。当投入总值等于或超过设定值(4元),售货机就自动送出货物并找回多余的钱。 基本要求:按照上面要求,编写程序,实现售单一商品的功能。 扩展要求:在基本要求的基础上,完善电路,实现售多个商品的功能(设定值应该相应增加)
2021-09-14 10:11:29 284KB 自动售货机 VHDL 源码 扩展功能
1
FPGA实现 fir滤波器VHDL源码,本人在altera 芯片验证过(20Mhz时钟),方法笨重,但是处理速度和时钟同步,有意向作者方面研究的可以邮箱(fpga_dsp@qq.com)联系,别忘了注明本人信息,本人在fpga方面有许多信号处理及通信方面的成果,也有不少经验
2021-09-12 17:28:06 5KB FPGA fir滤波器 VHDL altera
1
用Verilog语言描述比较器
2021-08-12 17:08:35 3KB VHDL/FPGA/Verilog VHDL
quartusII9.0开发环境下巴特沃斯IIR滤波器的实现完整的工程文件,同时里面有文档详细说明如何用modelsim对altera芯片进行仿真
2021-08-12 17:08:32 42.72MB VHDL/FPGA/Verilog VHDL
VHDL四路抢答器该任务分成七个模块进行设计,分别为:抢答器鉴别模块、抢答器计时模块、抢答器记分模块、分频模块、译码模块、数选模块、报警模块,最后是撰写顶层文件。
2021-08-12 13:04:36 7KB VHDL/FPGA/Verilog VHDL
XilinxFPGA Verilog 8位的移位寄存器
2021-08-11 18:04:34 224KB VHDL/FPGA/Verilog VHDL
红外接收处理,根据外部波形记录波形的高低电平时间,从而得到波形数据。
2021-08-11 18:04:18 638B VHDL/FPGA/Verilog VHDL
Xilinx 公司 nor flash控制器接口,使用EDK搭建工程完成设计
2021-08-10 20:03:31 58KB VHDL