Qt交叉编译后aarch64-linux-gnu-成功运行在Zynq UltraScale+MPSoC上，文件详细记录的整个过程，因为是公司项目需要，所以每一步都是亲自验证，其中还包括了Qt编译后的文件、最终的工程源码，以及解决了整个过程中很多不常见的错误，还添加了软键盘，解决了软键盘背景全黑以及软键盘没有中英文显示问题。最后展示了Qt交叉编译后在板子上运行的Qt界面。

运动编码粒子群优化（MPSO）源代码演示，找到一条能最大化找到目标概率的路径

edgeboard lite FZ3A开发板原理图。FZ3A的特点是体积小并扩展了丰富的外设。主芯片采用Xilinx公司的Zynq UltraScale+ MPSoCs EG系列的芯片，型号为XAZU3EG-1SFVC784I。PS端挂载了2片DDR4（2GB，32bit），1片8GB eMMC FLASH存储芯片和1片256Mb的QSPI FLASH。 外围接口包含2个USB接口（1个USB3.0，1个USB2.0）、1个MINI DP接口、1路千兆以太网接口、1个USB串口、1路PCIE接口、1路TF卡接口、1个44针扩展口、1路MIPI接口，1路BT1120接口和按键LED。

嵌入式CNN 使用SDSOC和Xilinx Ultrascale +平台在嵌入式OS中部署CNN加速器。 平台 SDx：2018.1 电路板：Xilinx Ultrascale + ZCU 102 FPGA系统 数据类型：现在只有float16！ 工作频率：300MHz 数据运动网络频率：300MHz 版本 转换v0.0： 这个版本需要很长时间（大约11秒）。 由于某些转换层中的参数无法完全加载到片上mem中，因此必须从DDR多次读取它们到FPGA。 因此，在数据通信上花费大量时间。 转换v0.1： 此版本需要9秒钟才能运行转换层。 与conv.v0.0相比，权重缓冲区更大，可以将更多权重读取到片上mem中。 对于conv1 / conv2 / conv3，所有权重都可以一次加载到片上mem中。 对于conv4 / conv5，权重缓冲区一次只能读取1/4权重。 因此，在conv

xilinx ddr ip 指导文件，其中包含了引脚分配规则等 包含 ddr3 和 ddr4，适用于 ultrascale系列

Zynq® UltraScale+™ RFSoC 在 SoC 架构中集成数千兆采样 RF 数据转换器和软判决前向纠错 (SD-FEC)。 配有 ARM® Cortex®-A53 处理子系统和 UltraScale + 可编程逻辑，该系列是业界唯一单芯片自适应射频平台。 Zynq UltraScale+ RFSoC 系列可为模拟、数字和嵌入式设计提供适当的平台，从而可简化信号链上的校准和同步。

Xilinx ZYNQ Ultrascale + ZCU102上的RISC-V火箭芯片 关于这个仓库 这是FPGA 上RISC-V的ZCU102端口。 ZCU102至少可以容纳四芯RISC-V核火箭芯片。 该存储库的火箭芯片版本与原始存储库相同，该原始存储库在2018年4月。 新的火箭芯片版本可以在主流火箭芯片。 在ZCU102上，使用Vivado v2017.1进行单核配置的时钟频率（时钟速度）可以达到195 MHz。 请参阅以了解如何使用此存储库。 注意：我最近在删除了sed命令，因为它在主机OS环境中不可靠。 而是，在第一次构建之前，只需在245行中插入新行|aarch \ 。 关于SD卡（将硬件和软件堆栈带入FPGA），请参见 。 当前流已在以下主机环境中经过测试： 软件 版本 作业系统 16.04.1-Ubuntu与4.15.0-64-generic内核 重击 4.3.48

Xilinx Zynq UltraScale+ MPSoC ZCU102开发板的最新PCB、原理图、BOM单、约束文件（XDC）以及板卡硬件设计指导书等，对于硬件设计有很大的参考价值。本博客文章”Zynq Ultrascale+ MPSOC硬件开发之与Zynq7000芯片资源对比说明及开发资料介绍“内有资源详细介绍以及免费下载方式。

本文档用于zynq-ultrascale Soc软件开发，主要包括zynq-ultrascale Soc平台各模块开发流程，有需要的可以下载参考

多目标粒子群源代码，非常详细的注释