手把手详细教程：https://blog.csdn.net/h568630659/article/details/121427218，小白也能轻松上手，STM32F1系列通用。

单片机原理与应用A实验报告_UART串口通信.docx

UART串口通信_FPGA和上位机通信实验FPGA设计Verilog逻辑源码Quartus11.0工程文件. 功能描述:串口通信__FPGA和上位机通信(波特率：9600bps,10个bit是1位起始位，8个数据位，1个结束) ** 操作过程:按动key2，FPGA向PC发送“da xi gua"一次,KEY1是复位按键。 ** 字符串（串口调试工具设成字符格式接受和发送方式）,FPGA接受（0到9）后显示在7段数码管上。 module uart(clk,rst,rxd,txd,en,seg_data,key_input); input clk,rst; input rxd; //串行数据接收端 input key_input; //按键输入 output[7:0] en; output[7:0] seg_data; reg[7:0] seg_data; output txd; //串行数据发送端 ////////////////////inner reg//////////////////// reg[15:0] div_reg; //分频计数器，分频值由波特率决定。分频后得到频率8倍波特率的时钟 reg[2:0] div8_tras_reg; //该寄存器的计数值对应发送时当前位于的时隙数 reg[2:0] div8_rec_reg; //该寄存器的计数值对应接收时当前位于的时隙数 reg[3:0] state_tras; //发送状态寄存器 reg[3:0] state_rec; //接受状态寄存器 reg clkbaud_tras; //以波特率为频率的发送使能信号 reg clkbaud_rec; //以波特率为频率的接受使能信号 reg clkbaud8x; //以8倍波特率为频率的时钟，它的作用是将发送或接受一个bit的时钟周期分为8个时隙 reg recstart; //开始发送标志 reg recstart_tmp; reg trasstart; //开始接受标志 reg rxd_reg1; //接收寄存器1 reg rxd_reg2; //接收寄存器2，因为接收数据为异步信号，故用两级缓存 reg txd_reg; //发送寄存器 reg[7:0] rxd_buf; //接受数据缓存 reg[7:0] txd_buf; //发送数据缓存 reg[2:0] send_state; //这是发送状态寄存器 reg[19:0] cnt_delay; //延时去抖计数器 reg start_delaycnt; //开始延时计数标志 reg key_entry1,key_entry2; //确定有键按下标志 //////////////////////////////////////////////// parameter div_par=16'h145; //分频参数，其值由对应的波特率计算而得，按此参数分频的时钟频率是波倍特率的8 //倍，此处值对应9600的波特率，即分频出的时钟频率是9600*8 (CLK 50M) //////////////////////////////////////////////// assign txd=txd_reg; //assign lowbit=0; assign en=0; //7段数码管使能信号赋值 always@(posedge clk ) begin if(!rst) begin cnt_delay<=0; start_delaycnt<=0; end else if(start_delaycnt) begin if(cnt_delay!=20'd800000) begin cnt_delay<=cnt_delay+1'b1; end else begin cnt_delay<=0;

全网最详细！FPGA开发 基于VHDL的UART串口通信设计 实现开发板与计算机串口助手之间的收发，并能够自行调节波特率。自行设计通信格式并完成调试。 测试环境：Quartus II 13.0 (64-bit) + Modelsim SE-64 10.4 + FPGA开发板：EP4CE6E22C8 1. code_resource文件夹：VHDL程序、仿真文件和输出的结果 2. 参考资料：制作过程看的一些优质资料和论文，具有参考意义 3. 演示视频和说明：开发板验证演示视频、设计代码说明 4. 一些安装配置：CH340驱动(USB串口驱动)，USB Blaster drivers，友善串口助手。 5. 新起点FPGA开发指南_V1.5.pdf，附赠26个VHDL程序设计课程设计FPGA很有价值设计例程的源码，仅供交流学习。 6. 设计报告.docx 答辩PPT 适用于课程设计、毕业设计和工业应用，内容详细，具有很高的参考价值。下载资源后有疑问也可以私信我，帮你解决问题，学到知识。

本程序是基于MSP430f4152的TimerA模拟UART串口通信程序，不同于网上很多现有程序的是，本程序的模拟串口的发送和接收引脚采用不同定时器的不同通道，经调试已完全可用，并包含注释

---基于verilog语言的DES时序加密算法及UART串口通信，其中包含源代码、仿真文件，加密正确性及串口传输正确性已通过验证----

ESP32的UART串口通信（基于micropython）中所展示的所有代码

利用串口调试助手是实现pc机和fpga的串口通信功能，程序附注释。

uart串口通信verilog源码，包含测试程序，包括cpu收发数据的模拟，可用modelsim，ncsim等软件编译运行

上位机输出数据，发送给FPGA板子，然后FPGA板子再发送给上位机