vivado 2017.4 下SRIO license，经验证真实有效，xilinx 7系列可正常生成bit流

srio 高速串行接口与dsp的交互，其中fpga的部分

C6678开发板高速串口与FPGA之间的通信配置，应用程序

RapidIO 协议中文解析，适合初学者学习理解

fpga平台实现srio通信，以及srio端口寄存器设计。

vivado licence with SRIO function+ISE licence； ISE，Vivado2016 2017 2018 2019 2020都能使用。

【高速接口-RapidIO】系列文档1-6，非常全非常详细的文档，从原理到应用全部讲解，看完能够基本上手

Xilinx Srio详解&IP核使用，还算比较有用的资料，尤其是对IP核接口各个信号的说明很有用，基本值得参考

xilinx 7 系列fpga与dsp srio数据传输

内容概要：代码功能为动态调节SRIO的IP核线速率，SRIO的IP核的默认选项可以设置1.25G、2.5G、3.125G、5G、6.25G，但是这个只能在IP核设置界面修改。此代码可以实现传输数据过程中修改传输速率，例如：系统启动后以2.5G速率传输一个数据包，然后以5G速率传输第二个数据包。正常情况下需要重新配置IP核才能实现，而此代码能够实现给系统一个速率切换信号然后自动匹配响应的速率传递数据 适合人群：有一定Verilog编程基础，工作中需要用到SRIO的开发人员或者学生。 阅读建议：了解SRIO工作原理、了解GTXE2_CHANEL和MMCM源语。 最后：此代码为本人原创，未经允许不可用于商业用途，仅用作学习和交流。如果阅读代码后有不懂或者发现有可以完善的地方，欢迎留言讨论。