SRAM、uart、timer、gpio

STM32的外部SRAM程序，亲测可用。内有详细注释和说明文档，很好的参考资料。

图中表示了存取操作中的一个例子，该示例中的操作是管道模式（FT／Pipe引脚为高电平）下的操作，它按照读／写／读这样的顺序进行存取。 　　图 同步双端口SRAM的存取操作示例 　　直流模式下的读／写操作，因为数据的输出是被一个个时钟前置的，所以在赋予地址的下一个时钟沿上确定数据。 　　首先，在最初的时钟上CE有效，器件处于被选择的状态。因为R／W为高电平，所以操作是读模式，而又因为ADS有效，因而将A0～A16作为所访问的地址进行提取。在这个例子中，是在下一个时钟中改变地址的，这只是希望表示管道模式操作才这样描述的。  　　因为是在赋予地址的下一个时钟沿开始输出数据，所以，外部电路在所

fpga读写sram（61LV25616），verilogHDL程序附详细注释，另有波形仿真文件及signaltap在线调试文件，并附有pdf文档对程序及signaltap的使用进行了详细说明。

摘要：本文介绍使用Cypress的PSoC3 UDB实现对异步SRAM的读写控制，并以CY7C1069AV33 SRAM为例介绍其软硬件设计过程。 　　1, 概述 　　Cypress PSoC3使用基于单循环流水线的高性能8051内核 （67MHz/33MIPS），提供业界广泛采用的5.5V至0.5V电压范围和低至200nA的休眠电流，可以满足极低功耗的应用场合。PSoC3的高性能模拟子系统和数字系统都拥有可编程通路，允许将任何模拟或数字信号（包括可编程时钟）分配到任何通用I/O引脚，这为使用者提供了真正的"系统级"可编程能力。 　　PSoC3中SRAM的容量为12KB（3个4KB块），

是林美华老师的学生，就直接冲！ RAM的实验内容： 7.某机器中，已知配有一-个地址空间为0000H~ 3FFFH的ROM区域。现在再用一个RAM芯片(8Kx 8)形成40Kxl6位的RAM区域，起始地为6000H。假设RAM芯片有cs和WE信号控制端。CPU的地址总线为A15~Ao,数据总线为D15~Do,控制信号为R/W (读/写), MREQ (访存)，要求: (1)画出地址译码方案。 (2)将ROM与RAM同CPU连接。 (1)由于RAM芯片的容量是8Kx8,要构成40K*16的RAM区域，共需要40K x16_=5x 2=10片 分为5组，每组2片; 8K=213,故低位地址为13位: A12 8Kx8 每组的2片位并联，进行字长的位扩展 有5组RAM芯片，故用于组间选择的译码器使用3:8译码器，用高3位地址A15~A13作译码器的选择输入信号 注：RAM1~RAM5各由2片8K×8芯片组成，进行字长位扩展 各芯片组内部的单元地址是A12~Ao由全0到全1

目前星载信号处理平台中大量使用商用芯片，但商用芯片抗辐射能力较弱，在空间环境下常出现单粒子翻转(Single Event Upset，SEU)，从而造成系统功能紊乱，甚至中断。提出以星载信号处理平台中大量使用的SRAM型FPGA为研究对象，采用故障注入的方式研究FPGA中不同硬件资源对于SEU效应的敏感性问题。根据不同资源对SEU效应表现出不同敏感性的结论，可在SRAM型FPGA的抗SEU防护上进行有针对性的设计。

针对大规模集成电路在空间环境的应用需求，介绍了目前国内外针对FPGA的抗辐射加固的研究现状，对空间辐射和单粒子效应进行了简单描述，分析了SRAM型FPGA的结构和故障特点，提出了一种基于高可靠单元针对Xilinx Kintex-7系列FPGA进行配置、监控、回读校验和刷新的单粒子翻转加固硬件平台设计。介绍了对Kintex-7系列FPGA进行防护的流程和故障注入测试系统的组成，该平台已经在某项目中得到应用并通过了功能测试和相关环境试验，为大规模集成电路在空间应用提供了设计参考。

8-port sram memory cell, with 8 write or 16 reads simutaneously

18nm SRAM 网表，自动求出SNM，包含仿真结果和报告