主要讲解DDR2 的一些操作方法，大家可以下载来看看，很不错的

JEDEC 正式版 DDR5 内存规范，全492页。本标准文档定义了DDR5 SDRAM规范，包括特性、功能、AC和DC特性、封装和球/信号分配。基于DDR4标准（JESD79-4）和DDR、DDR2、DDR3和LPDDR4标准（JESD79、JESD79-2、JESD79-3和JESD209-4）。

JESD79-4 2012 9月版本 DDR4 SDRAM STANDARD (From JEDEC Board Ballot JCB-12-40, formulated under the cognizance of the JC-42.3 Subcommittee on DRAM Memories.)

166MHz的SDRAM控制器，经过仿真和综合验证。该IP核是一种用于嵌入式系统的可定制化控制器，设计用于管理同步DRAM（SDRAM）芯片。具有灵活性，可实现高速数据传输，并且适用于不同类型的SDRAM。

实现了一个脉冲超宽带、高速、短距离无线通信组网工程的MAC缓存设计，使用片外SDRAM与MAC芯片电路中优先级最高的FIFO进行数据交互，并在SMIC 0.18 μm CMOS工艺下进行了流片。测试结果证明其在125 MHz下能正常工作。

摘 要：本文采用Altera 公司的Stratix 系列FPGA 实现了一个三端口非透明型SDRAM 控 制器，该控制器面向用户具有多个端口，通过轮换优先级的设计保证了多个端口平均分配 SDRAM的带宽且不会降低传输速率。将访问SDRAM空间虚拟成一个简单的访问三口RAM 的操作，采用乒乓的DMA 传输机制大大提高了数据传输的带宽和效率。 　　1 引言 　　SDRAM 具有存储容量大、速度快、成本低的特点，因此广泛应用于雷达信号处理等需 要海量高速存储的场合，但是SDRAM 的操作相对复杂，需要有专门的控制器配合处理器 工作完成数据的存取操作。随着FPGA 技术的快速发展及其应用的普及，用

sdram model plus，SDRAM仿真模型，可用于SDRAM仿真实现。 parameter tAC = 6.5; //test 6.5 parameter tHZ = 5.5; parameter tOH = 2; parameter tMRD = 2.0; // 2 Clk Cycles parameter tRAS = 48.0; parameter tRC = 70.0; parameter tRCD = 20.0; parameter tRP = 20.0; parameter tRRD = 14.0; parameter tWRa = 7.5; // A2 Version - Auto precharge mode only (1 Clk + 7.5 ns) parameter tWRp = 0.0; // A2 Version - Precharge mode only (15 ns) // T

FPGA SDRAM控制器。代码规范，是学习SDRAM控制，以及学习法VERILOG的良好教程

DDR4 SPD

介绍了DDR3 SDRAM的技术特点、工作原理，以及控制器的构成。利用Xilinx公司的MIG软件工具在Virtex-6系列FPGA芯片上，实现了控制器的设计方法，并给出了ISim仿真验证结果，验证了该设计方案的可行性。