一套cache仿真Verilog代码,很有用
2021-04-25 11:38:09 30KB cache VHDL
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任意模值计数器包含反馈清零计数器以及反馈置数计数器等,本文档给出了反馈清零计数器和反馈置数计数器的verilog设计代码以及文档描述,仿真等
2021-04-19 16:20:30 271KB 计数器
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VERILOG传奇从电路出发的HDL代码设计=SNORKELING IN VERILOG BAY_14106982.pdf
2021-03-05 22:05:51 88.16MB 电子书
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基于nrf24l01的无线接收verilog HDL程序(LCD1602显示),即下即用!(直接上传的quartus工程数据包。
2019-12-21 21:59:44 1.16MB nrf24l01 verilog HDL FPGA
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这是一个数字秒表的verilog代码可实现开始,暂停,同时计2组时间,清零的功能
2019-12-21 21:57:38 958KB 秒表,计时
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个人课程作业,基于Verilog HDL的数字时钟设计,包括源代码和设计报告,供交流学习使用。如有使用,请注明出处。
2019-12-21 20:30:49 212KB HDL 代码 报告
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UART Verilog HDL代码,经过RTL仿真和FPGA验证。 波特率支持9600~921600等8种,并支持灵活可配。
2019-12-21 19:48:30 12KB 00001
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Verilog HDL应用程序实例精讲书籍资料+Verilog代码合集
2019-12-21 19:23:20 85.46MB Verilog HDL代码 FPGA设计书籍
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本书是采用ModelSim 10.1C进行写作的,读者需要以不低于该版本的软件打开盘中文件。
2019-12-21 19:23:20 2.9MB Modelsim Verilog HDL代码 学习教程
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FPGA DE2 桌面弹球的Verilog HDL代码
2019-12-21 19:23:00 18KB FPGA DE2 桌面弹球的Verilog HDL代码
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