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verilog实现浮点数加法运算，采用单精度浮点型格式，实现硬件浮点数相减，并且可以根据需要更改其浮点型减法的精度

链接：https://blog.csdn.net/lihuanyu520/article/details/1271080 本实验旨在教授卷积运算单元的设计和搭建，涉及到 FPGA 编程、Verilog HDL 编程等技术。本实验要求学生具备数字电路设计和 Verilog HDL 编程的基础知识，并且熟悉 Vivado 开发环境和 ZYBO 开发板。 该实验使用场景主要包括图像处理、信号处理、神经网络加速器等领域。通过本实验，学生们可以深入了解 FPGA 的原理和应用技巧，掌握卷积运算单元的设计方法和实现方式，并在 ZYBO 开发板上实际搭建一个简单的卷积运算单元。此外，在实验中，学生还将学习到如何使用 Vivado 开发环境进行 FPGA 设计和验证，并且能够在实验过程中进行调试和优化。 对于电子工程、计算机科学等专业的高年级本科生或研究生而言，参加本实验不仅可以提高他们的综合应用能力和创新思维水平，而且还能够帮助他们更好地理解数字电路设计和 FPGA 编程的相关知识，并加深对神经网络加速器等领域的理解。此外，本实验也适合那些对图像处理、信号处理等领域感兴趣的人进行学习和探索。

DAC5652的verilog驱动，在Basys3开发板验证过了，非常好用！！！电子设计大赛培训自己用过的

使用FPGA实现GMSK调制解调代码

本书系统介绍了数字系统设计相关的知识，主要内容包括：EDA技术、FPGA/CPLD器件、Vefilog硬件描述语言等。本书以Quartus II、Synplify Pro/Synplify软件为平台，以Verilog-1995和Verilog-2001为语言标准，以可综合的设计为重点，以大量经过验证的数字设计实例为依据，系统阐述了数字系统设计的方法与技术，对设计优化做了探讨。

The AD7606/AD7606-6/AD7606-4 是分别具有八个、六个和四个通道的16位、同步采样、模数数据采集系统（DAS）。每个器件均包含模拟输入钳位保护、二阶抗混叠模拟滤波器、采样保持放大器、16 位电荷再分配逐次逼近模数转换器 (ADC)、灵活的数字滤波器、2.5 V 基准电压源和基准缓冲区以及高速串行和并行接口。 采用SPI通信

由verilog语言编写，同时需要通过按键切换屏幕显示文字，一页全是英文，一页全是中文

基于FPGA的信号发生器，产生了正弦波，方波，锯齿波和三角波四种波形，按下一次按钮，波形切换一次。按下另一个按钮，改变波形的频率

ST S25FL040 Sefial Flash Verilog Model