DDR3 7系列IP手册和DDR3标准

xilinx的官方文档，在官方网站可以下到的。

PL 和 PS 的高效交互是 zynq 7000 soc 开发的重中之重，我们常常需要将 PL 端的大量数 据实时送到 PS 端处理，或者将 PS 端处理结果实时送到 PL 端处理，常规我们会想到使用 DMA 的方式来进行，但是各种协议非常麻烦，灵活性也比较差，本节课程讲解如何直接通过 AXI 总 线来读写 PS 端 ddr 的数据，这里面涉及到 AXI4 协议，vivado 的 FPGA 调试等。

节介绍 7 系列 FPGA 存储器接口解决方案核心架构，概述了核心模块和接口。图 4-1-1 所示的用户 FPGA 逻辑模块是需要连接到外部 DDR2 或 DDR3 SDRAM 的任何 FPGA 设计。 用户 FPGA 逻辑通过用户界面连接到内存控制器。IPCORE 提供了一个用户 FPGA 逻辑示例。

6层板ddr阻抗匹配要求，多层板，高速中必须用到的

16位ALU 该设计使用Nexys-4 DDR板实现了16位ALU。 ALU可以执行ADD，MULTIPLY，SUBTRACT和RIGHT SHIFT LOGICAL运算。 设计中编入了两个数字，用户使用Nexys-4 DDR板上的开关选择ALU操作。 内容 .xdc约束文件，verilog文件和PDF报告以及ASM-D图表，示意图和仿真结果。

修改了官方IP核，具体介绍见博客

图 3-1 Series FPGAs Memory Interface SolutionStep1:任意创建一个新的空的工程（创建工程的具体工程如果还不清楚的看

瑞芯微正式发布DDR支持列表，更新了多个廉价内存厂家的型号，且根据DDR物料停产情况进行了标记

最新完整英文电子版 DFI 5.1：2021 DDR PHY Interface Specification（DDR PHY 接口规范）。DDR PHY 接口 (DFI) 是一种接口协议，它定义了在 DFI 上以及在 DDR 存储器控制器 (MC) 和 DDR PHY (PHY) 之间传输命令信息和数据所需的信号、时序参数和可编程参数。 可编程参数是由 MC、PHY 或系统定义并编程到 MC 和/或 PHY 中的选项。 DFI 适用于：DDR1、DDR2、DDR3、DDR4、DDR4 RDIMM、DDR4LRDIMM、DDR5、DDR5 LRDIMM、DDR5 RDIMM、LPDDR1、LPDDR2、LPDDR3、LPDDR4 和 LPDDR5 DRAM。