本文通过对射频功率放大器所采用的三种主要工艺技术进行的简要比较，指出未来的发展趋势在于采用SiGe工艺技术来制造射频功率放大器，这是无线电电子系统设计工程师需要关注的技术趋势。
2021-12-18 09:29:01
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全加器是算术运算电路运算中的基本单元，也是构成多位加法器的基本单元，介于加法器在算术运算电路当中的重要作用，使得全加器的设计显得十分重要。通常情况下，我们采用两种结构构成全加器电路，一种是由两个半加器组成，另一种为镜像结构。本文主要介绍一个镜象结构电路的一位全加器的设计，包括电路图，基于0.18CMOS工艺的版图，以及前端网表的仿真，后端版图的验证结果。
2021-12-16 14:33:05
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CM0S工艺是为重要的微电子制造技术，具有廉价、可批量制造、成品率高等优点。早期的CMOS工艺通常采用单阱工艺，单阱工艺只含一个阱（N阱或者P阱）。若为P型衬底则将NMOS直接制作在衬底上，而将PMOS寺刂作在N阱中；若为N型衬底则将NM0S制作在P阱中，而将PMOS直接制作在衬底上。为了减少闩锁效应（latch－up）及独立优化N沟和P沟器件，人们采用双阱工艺。图1所示为双阱CMOS，包含N阱、P阱、局部氧化硅（LOCal Oxidation of Silicon，Locos）隔离、N＋多晶硅栅，以及源漏区。典型的双阱CMOS工艺包括以下几步：
（1）轻掺杂深度扩散形成N阱和P阱。N阱
2021-12-09 15:03:50
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为了提高数字集成电路芯片的驱动能力，采用优化比例因子的等比缓冲器链方法，通过Hspice软件仿真和版图设计测试，提出了一种基于CSMC 2P2M 0.6 μm CMOS工艺的输出缓冲电路设计方案。本文完成了系统的电原理图设计和版图设计，整体电路采用Hspice和CSMC 2P2M 的0.6 μm CMOS工艺的工艺库（06mixddct02v24）仿真，基于CSMC 2P2M 0.6 μm CMOS工艺完成版图设计，并在一款多功能数字芯片上使用，版图面积为1 mm×1 mm，并参与MPW（多项目晶圆）计划流片，流片测试结果表明，在输出负载很大时，本设计能提供足够的驱动电流，同时延迟时间短、并占用版图面积小。
2021-11-16 10:55:01
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本文以比较器为基本电路，采用恒流源充放电技术，设计了一种基于1.0μm CMOS工艺的锯齿波振荡电路，并对其各单元组成电路的设计进行了阐述。同时利用Cadence Hspice仿真工具对电路进行了仿真模拟，结果表明，锯齿波信号的线性度较好，同时电源电压在5.0 V左右时，信号振荡频率变化很小;在适当的电源电压和温度变化范围内，振荡电路的性能较好，可广泛应用在PWM等各种电子电路中。
1 电压比较器
在以往的比较器电路中，存在单级增益不高，并以牺牲输出电压范围来提高增益，进而不能达到满幅度输出，导致电路性能差。本文所设计的比较器电路如图1所示，采用三级放大，级是差分输入级将双端变单端
2021-10-26 13:09:33
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最简单的制作CMOS OEIC的方法，就是利用CMOS工艺中能够很容易实现的pn结来作光电二极管，这其中包括源/漏-衬底pn结、源/漏-阱pn结，以及阱-衬底pn结。然而，这些pn结光电二极管通常位于没有电场分布的区域，在这些区域里，光生载流子的缓慢扩散运动限制了这些光电二极管的频率特性。已经报道的这种简单结构的CMOS OEIC的3 dB带宽都要小于15MHzH［49~51］。
CMOS工艺中源/漏-衬底和源/漏-阱pn结形成的光电二极管比较适合探测波长凡＜600 nm的入射光，而阱-衬底pn结形成的光电二极管则更适合探测长波长光，比如780 nm或850 nm。图1 中给出了一个N+
2021-06-16 19:05:45
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采用TSMC 0.18um CMOS工艺设计的2.4GHz WLAN功率放大器、电子技术,开发板制作交流
2021-05-29 17:16:52
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