bus protocal amba ahb apb chi pcie

AHB master总线verilog实现

QSPI for SOC 连接AHB总线和AXI总线 6线spi 设计验证全流程 模块分为三层，相互独立，自定义时钟及相位

ARM® AMBA® 5 AHB Protocol

AMBA-AXI、AHB、APB协议简介0919.pdf AMBA-AXI、AHB、APB协议简介0919.pdf AMBA-AXI、AHB、APB协议简介0919.pdf AMBA-AXI、AHB、APB协议简介0919.pdf AMBA-AXI、AHB、APB协议简介0919.pdf AMBA-AXI、AHB、APB协议简介0919.pdf

DDR3控制器的SystemVerilog实现 这是一个小组项目。 该控制器通过符合Micro数据手册规格的状态机结构通过Verilog实现，并连接到预定义的DDR3存储器。 通过专门的测试平台可以成功进行设计验证，并通过SystemVerilog接口将其连接到提供的AHB。 top.sv顶部模块 ddr3_controller.sv ddr3内存控制器 st_defs.svh ddr3_controller.sv的参数，控制器状态 intf.sv连接ddr3_controller.sv和ddr3.v的接口 ddr3.v给定的ddr3内存 1024Mb_ddr3_parameters.vh ddr3.v的给定参数 sg093.v ddr3.v的给定参数 defs.svh ddr3.v的给定参数

AHB-SRAMC项目资料及代码，资料全，可以写入简历

This is a ahb module file for example

1、设计基于AHB总线的SRAM读写控制器：根据AHB总线输入hsize与haddr自动选择块与片选，在原有基础上，增加了8位数据与16位数据深度，即当hsize选择8位数据传输时，数据深度为8*8k=2^16，当选择16位时，数据深度为4*8k=2^15，当数据为32位时，深度与原有一样为2*8k=2^14。 2、设计基于UVM的验证框架：设计两级sequencer与sequence分别控制读写、设计两个case分别为边写边读与写满读空。

AHB AXI OCP总线协议分析,ahb multi-layer.pdf