用两块74LS160实现两位十进制数计数，时钟信号可使用ne555产生脉冲信号（也可用利用stm32的延时函数实现）

VHDL 语言 实现0000-9999的 计数，可控制 暂停|继续， 手动清零的 功能，，可实现已设定值，若计数 大于等于 设定值时 实现 LED灯 点亮的 功能

四位十进制计算器设计 vhdl 键盘输入，LED数码管输出

根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这3个信号可以由一个测频控制信号发生器产生，即图7-1中的TESTCTL，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要产生一个锁存信号LOAD，在该信号上升沿时，将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。

适用于EDA方面的课程设计，做的比较差，有什么不明白的提问，希望对你有用

将两个多位十进制数相加，要求加数和被加数均以ASCII码形式各自顺序存放以DATA1和DATA2为首的5个内存单元中（低位在前），结果送回DATA1处。

EDA实验报告包括实验代码，仿真波形，电路图，引脚设置和下载等等

详细讲述了4位十进制频率机的设计以及应用，很有帮助对学习VHDL

这是电子科技大学通信抗干扰国防重点实验室的实验项目。 内含44个VHD文件构成完成的ALU，可完成八位十进制加减乘除 具有溢出、四舍五入、连续运算等功能 自带TestBench 编译环境ISE 14.3 具有相当的参考价值

内含设计代码、覆盖率报告、综合报告（约束、面积、性能）。 手写报告照片包括：功能简介、设计方案、接口信号（外部管脚）说明、子模块功能说明、设计方案、接口信号、仿真说明、覆盖率报告、后仿真结果、综合结果报告（约束、面积、性能）