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mfc+vc+七段数码管+时间显示
mfc vc++6.0 七段数码管 时间显示
2022-05-23 20:36:04
22KB
vc
数码管
时间显示
1
EDA电子时钟 VHDL
VHDL语言设计的一电子钟表,在
7段数码管
走时 SW控制运行还是停止;KEY3调整小时,KEY2调整分钟,KEY1调整秒
2022-05-17 15:45:35
513KB
EDA电子时钟
VHDL
7段数码管
1
模拟七段数码管的时间显示 v1.1版本
上一个的第二版本 也没学过vc,自己瞎搞的,多拍砖 涉及到根据日期计算星期几,更改显示模式
2022-05-17 15:18:03
3.38MB
mfc
vc
七段数码管
时间显示
1
VC 实现七段数码管显示(时钟特效).rar
VC 实现七段数码管显示(时钟特效),不使用任何图像资料实现的LED数码电子钟,打开后自动跟随系统时间显示,编译环境:VC 6.0,打开后直接编译就可以。
2022-05-06 20:59:52
23KB
VC
源码-图形处理
1
verilog七段数码管
verilog 写的七段数码管的显示 老师布置的作业,写了好几天!刚开始学verilog
2022-04-28 22:00:26
611B
verilog
1
数码管取模软件
很不错的取模软件,能提取汇编、C语言等,喜欢的朋友可以下载
2022-04-10 20:59:09
320KB
八段数码管
1
用ISE综合的七段数码管的显示工程
在Xilinx的FPGA上用单口ROM存储八位数据然后在共阳极七段数码管上显示存储的数据的例子。开发环境是ISE,语言是verilog HDL
2022-03-24 12:54:56
277KB
七段数码管
ISE综合仿真
单口ROM
XIlinx
1
七段数码管显示电路
本代码为VHDL语言实现的七段数码管的动态显示电路,其中通过时钟计数并选择数据的输出位置(在8个数码管上)
2022-02-26 17:26:08
409KB
七段数码管
VHDL
1
七段数码管测试数据集合,LENET训练好的模型
这是用于识别七段数码管的数据集合和训练好的模型。
2022-01-10 16:10:59
386.59MB
LENET
七段数码管
1
7Seg.zip:这是一个中等规模的七段数码管的数据集合。
这是一个189张带有不同数码管内容的图片数据集合。
2022-01-10 09:00:05
11.77MB
机器视觉
1
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