本项目实现的是32位加法器，实现思路为连接4个8位加法器，已通过vivado Simulation。 使用语言：Verilog 使用软件：vivado 本项目包含： 1、vivado项目文件adder_32.xpr 2、readme.txt 3、vivado自动生成的文档(含设计代码和测试代码)

可通过se选择是乘法器还是加法器，二者不能同时存在，只能实现其中一个功能，乘法器是基于booth算法的原理，实现64位数据运算

FPGA实验报告2019需要的可以自取

多数FPGA不支持浮点运算，这使FPGA在数值计算、数据分析和信号处理等方面受到了限制，由于FPGA中关于浮点数的运算只能自行设计，因此，研究浮点加法运算的FPGA实现方法很有必要。

数字化全双工语音会议电路、电子技术,开发板制作交流

利用组合逻辑电路设计电路来解决加法器减法器的应用

使用Logisim来实现一位全加器、四位并行加法器、四位串行加法器

八位加法器基于VHDL语言书写 八位加法器基于VHDL语言书写

加法器MATLAB代码用于全卷积网络的 Atrous 空间金字塔池的 SoC 实现 队号 xohw19-188 项目名 用于全卷积网络的 Atrous 空间金字塔池的 SoC 实现 日期 2019 年 6 月 27 日。 上传档案的版本 1 大学名称 卡拉布里亚大学 信息学、建模、电子和系统工程系 主管姓名 斯蒂芬妮娅·佩里 主管邮箱 参与者 克里斯蒂安·塞斯蒂托 电子邮件 使用的板 Digilent ZedBoard Zynq-7000 ARM/FPGA SoC 开发板 Vivado 版本 2017.4 项目简述 此设计提供了一种新颖的 IP 核，该核采用 Atrous 空间金字塔池化方法，以更好地执行用于深度学习目的的语义图像分割。 通过以不同的速率应用扩张卷积，研究人员已经表明，这种策略可以更好地管理视野，并能够更好地识别多个尺度的物体。 通过利用 FPGA 的并行化能力，联合执行多个扩张卷积和全局平均池化。 通过使用 ZedBoard，整个系统允许内核和 DDR 之间通过 DMA 进行通信； 这些测试旨在通过​​将组件提供并存储在 DDR 中的结果与模拟其行为的 MATLAB

可以直接拿来当设计使用，货真价实！