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数字频率计 VHDL语言
(1)频率测量范围10Hz~1MHz (2)量程自动转换,量程分为10KHz (1s) 、100KHz (0.1s) 、1MHz (10ms)三档。转换规则如下: 当读数大于9999时,频率计处于超量程状态,下一次测量时,量程自动增大一档;当读数小于0999时,频率计处于欠量程状态,下一次测量时,量程自动减小一档 (3)数据采用记忆显示方式,即计数过程中不显示数据,待计数过程结束以后,显示计数结果,并将此显示结果保持到下一次计数结束。 (4)用发光二极管显示量程
2021-06-03 14:56:19
652KB
数字频率计
VHDL
1
基于FPGA的8位数字频率计设计(VHDL)
基于FPGA的数字频率计,采用VHDL实现,通过8位数码管显示
2021-05-18 17:24:06
845KB
频率计
VHDL
1
简易数字频率计vhdl(自动档)
用quartus2编译和仿真的,就三个模块,vhdl的程序,很简单,有三个档:1档为Hz级的,2档为KHz级的,3档为MHz级的。fen模块要注意,使用的3MHz的分频频率是可以改变的,不固定。绝对让你满意
2021-04-29 13:34:48
335KB
数字频率计
1
频率计vhdl代码,采用max plus II
频率计vhdl代码,采用max plus II
2020-12-12 21:29:27
80KB
频率计
vhdl
max
plus
1
基于FPGA的频率计,DE2开发板,VHDL
基于FPGA的频率计,使用DE2开发板,编程语言使用的是VHDL。它达到的效果是在DE2板上用数码管显示270。因为DE2板上有一个27M的晶振,我用它做信号源,这样就不用再外接信号了。但27M数码管位数不够用,所以我将它分频之后显示。
2019-12-21 21:57:31
282KB
频率计
VHDL
DE2
1
EDA数字频率计 vhdl语言
EDA频率计 vhdlEDA频率计 vhdlEDA频率计 vhdlEDA频率计 vhdl
2019-12-21 21:32:43
1.29MB
频率计
1
数字频率计 VHDL代码
本科毕业设计用的非常简洁实用的代码,VHDL实现
2019-12-21 21:30:27
1.92MB
频率计
VHDL
1
基于FPGA的数字频率计设计
数字频率计的设计,本文主要讲述了如何实现数字频率计采用EDA技术用VHDL编程实现,包括源代码和实验结果截图,很详细
2019-12-21 21:16:28
6.66MB
数字频率计
EDA数字频率计
频率计
VHDL
1
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