使用三种测频方法测量0.1~·1GHz的信号，并且可以自动切换量程。 使用FPGA开发数字频率计，使用了直接测频法，测周期法，等精度测量法三种测频方法对输入信号频率进行测量。同时具有输入信号的量程估计模块，可以对输入信号的频率范围进行估计并自动切换测频方法与对应的硬件电路。本程序搭配合适的外围硬件模块可以测量0.1~1GHZ的信号频率。若不使用外围电路分频，本程序可以在FPGA时钟为100MHZ的情况下测量40MHz以内的频率。测量误差小于0.0001. 本程序包括有三个测频程序，量程估计程序，lcd显示程序。已经使用ISE仿真调试成功。

Verilog HDL设计信号频率测量模块FPGA设计Quartus工程文件 ，等精度频率计模块，测量被测信号频率，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module top_cymometer( //system clock input sys_clk , // 时钟信号 input sys_rst_n, // 复位信号 //cymometer interface input clk_fx , // 被测时钟 output clk_out , // 输出时钟 //user interface output [5:0] sel , // 数码管位选 output [7:0] seg_led // 数码管段选 ); //parameter define parameter CLK_FS = 26'd50000000; // 基准时钟频率值 //wire define wire [19:0] data_fx; // 被测信号测量值 //***************************************************** //** main code //***************************************************** //例化PLL，生成待测试时钟500Khz test_pll test_pll_inst ( .inclk0 (sys_clk ), .c0 (clk_out ) ); //例化等精度频率计模块 cymometer #(.CLK_FS(CLK_FS) // 基准时钟频率值 ) u_cymometer( //system clock .clk_fs (sys_clk ), // 基准时钟信号 .rst_n (sys_rst_n), // 复位信号 //cymometer interface .clk_fx (clk_fx ), // 被测时钟信号 .data_fx (data_fx ) // 被测时钟频率输出 ); //例化数码管显示模块 seg_led u_seg_led( //module clock .clk (sys_clk ), // 数码管驱动模块的驱动时钟 .rst_n (sys_rst_n), // 复位信号 //seg_led interface .seg_sel (sel ), // 数码管位选 .seg_led (seg_led ), // 数码管段选 //user interface .data (data_fx ), // 被测频率值 .point (6'd0 ), // 数码管显示的点控制 .en (1'b1 ), // 数码管驱动使能信号 .sign (1'b0 ) // 控制符号位显示 ); endmodule

自己敲代码时敲有注释！课设所做，VHDL语言。高低频段采用不同计算方法以保证测量速度，本人粗略测量5-几十兆Hz范围内均可得准确结果。不会VHDL的，转成verilog，不多说

大学期间的课程设计报告，频率计，附源代码.

FPGA实现频率计FPGA实现频率计FPGA实现频率计FPGA实现频率计FPGA实现频率计FPGA实现频率计FPGA实现频率计FPGA实现频率计FPGA实现频率计FPGA实现频率计FPGA实现频率计FPGA实现频率计FPGA实现频率计FPGA实现频率计FPGA实现频率计FPGA实现频率计FPGA实现频率计FPGA实现频率计FPGA实现频率计FPGA实现频率计FPGA实现频率计

15全国电赛频率计，一等奖。FPGA源码，带参考资料，带注解文档。另外FPGA做的测试信号源http://download.csdn.net/detail/qq_18127593/9079561

根据全国大学生电子设计竞赛题目《简易数字频率计》的要求设计，测量范围0-1Mhz ，测量精度满足题目中要求， 所用开发板为 xilinx spartan 3ES。具体设计过程可以参考博客 。http://blog.csdn.net/li200503028