（本资源完全免费） 2021年版北京科技大学计通学院数字逻辑全部实验，内容如下 1.流水灯 2.加法器 3.滚动学号 4.状态机 5.体重秤 6.大实验：流水线+电梯 包含全部代码，以及相关资料和参考报告 以上内容仅供参考，希望学弟学妹们能够从大学中收获自己想要的

在电子设计领域，FPGA（Field-Programmable Gate Array）是一种重要的可编程逻辑器件，它允许用户根据需求自定义数字电路。本资料主要涵盖了FPGA数字逻辑电路的设计与分析的基础知识，通过一个典型的一位全加器设计案例，帮助学习者深入理解FPGA的工作原理和设计流程。 全加器是一个基本的数字逻辑单元，它能同时处理两个二进制位的加法以及一个进位输入。在设计全加器时，我们首先从真值表开始，这是一个列出所有可能输入组合及其对应输出的表格。对于一位全加器，输入是两个二进制位A和B，以及一个进位输入Cin，输出是两个二进制位S（sum）和一个进位输出Cout。通过真值表，我们可以确定所需的基本逻辑功能。 接下来，我们将这些逻辑功能转化为门级实现，这通常涉及AND、OR和NOT门等基本逻辑门的组合。例如，一位全加器可以由两个半加器（处理两个二进制位的加法）和一个OR门（处理进位）组成。在硬件电路图中，这些门被表示为图形符号，并通过连线来表示它们之间的连接。 为了验证电路的正确性，我们需要进行功能仿真。在VHDL或Verilog这样的硬件描述语言中，我们可以编写代码来描述全加器的行为。仿真工具如Xilinx的Vivado会根据代码生成电路模型，并模拟不同输入下的输出。仿真波形图显示了随着时间变化的信号状态，这对于检查电路是否按预期工作至关重要。 在完成门级设计后，我们可以转向行为级描述。Verilog是一种常用的行为级语言，它允许我们用更高级别的抽象来描述全加器的逻辑。在这种描述中，我们不再关心具体的门电路，而是关注逻辑功能。全加器的行为级描述通常包括几个赋值语句，用于计算输出S和Cout。 将行为级描述与门级实现进行对比，可以帮助我们理解高层次抽象如何映射到实际硬件。这有助于优化设计，比如减少逻辑资源使用、提高速度或者降低功耗。 提供的文件"FPGA数字逻辑电路分析与设计.pdf"可能包含了详细的设计步骤、理论解释和实例分析。而"vivado_prj"可能是Vivado项目文件，其中包含了设计的源代码、编译结果和仿真设置。"src"目录可能包含Verilog代码和其他辅助文件，供学习者参考和实践。 这个学习资源旨在帮助初学者掌握FPGA数字逻辑电路设计的基本技巧，通过实例教学如何从真值表开始，经过门级设计、仿真验证，到最后的行为级描述，全方位理解FPGA的设计过程。通过实践这些步骤，学习者可以更好地理解和运用Verilog，为未来更复杂的FPGA项目打下坚实基础。

一． 设计内容： 1、 准确计时，以数字形式显示时、分、秒的时间； 2、 小时计时要求“24翻1”，分和秒的计时为60进制。 3、 可手动较正:能进行时、分、秒的时间校正，只要将开关置于手动位置，可对时、分、秒进行手动脉冲输入调整或连续脉冲输入的校正。 4、 整点报时：整点报时电路要求在每个整点前鸣叫5次低音（500HZ）,整点时再鸣叫1次高音（1000HZ）。 5、 其他功能（任选） 二、设计要求： 1、思路清晰，给出整体设计框图和总电路图； 2、单元电路设计，给出具体设计思路和电路； 3、写出设计报告；

数据集齐全（60k+数据） 所用方法多，不论老师要求什么，总有符合用得上（分类，逻辑回归，时间序列） 代码+数据集+报告一条龙服务。 内容说明： 数据预处理，数据清洗，对数据进行描述性分析，统计分析，相关性分析，用ggplot2画图。并分别用逻辑回归和决策树分类建立模型。和用时间序列预测数据。 难度不低于课程实践

Python机器学习金融风控信用评分卡模型源码+数据，信用评分卡模型-逻辑回归模型 完整代码包 data:数据文件 code:代码文件 notebook:基于notebook的实现

基本MRP逻辑图 主生产计划 采购需求信息 制造需求信息 库存信息 产品结构 我们要做什么？ 怎样做？ 我们还应买什么？ 我们还要做什么？ MRP 销售、预测 我们已有什么？

设计一个篮球比赛用24秒计时器，要求计时器具有以下基本功能： 1， 计时采用倒计时方式，计时精度为十分之一秒； 2， 用三位数码管显示计时时间； 3， 可用开关（或按钮）实现计时器的24秒倒计时的起动、暂停/恢复计时和清零控制； 提示：所需要的0.1秒计数脉冲信号可由1KHz标准时钟信号分频产生。 有Multisim仿真文件及电路操作方法

基于逻辑门组合电路74ls86、74ls00、74ls20、74ls04的4位、8位电子密码锁Proteus仿真文件

1.1.1 ALU（算数逻辑单元）是CPU的基本组成部分。掌握定点数加减法溢出检测方法。理解算术逻辑运算单元ALU的基本构成。熟悉Logisim中各种运算组件，有逻辑运算部件和算术运算部件。熟悉多路选择器的使用，通过对ALU的工作原理和逻辑功能的理解，设计16位简单ALU。 1.1.2 功能要求 ALU需要实现对应的加减、逻辑运算、移位、比较等功能并采用仿真软件设计和对软件进行调试。 1.2 总体设计 1.2.1 总体设计原理 ALU是一种功能较强的组合逻辑电路，它能进行多种算术运算和逻辑运算。ALU给出运算结果的同时，还给出结果的某些特征，如溢出否，有无进位输出，结果是否为零、为负等，这些结果特征信息通常被保存在几个特定的触发器中。在执行指令的过程中，必须向ALU提供其执行何种运算的控制信号。

1.1.1 设计任务 通过cache对映射机制的工作原理和逻辑功能的理解，运用logisim仿真cache的映射机制和实现cache基本功能的控制器电路。 1.1.2 功能要求 运用SROM或存储器实现能支持cache基本功能时钟控制电路设计与调试。模拟cache直接映射。实现原数据与cache现有数据的比较及更新，实现多行的输出。采用logisim软件设计仿真和调试完成。 1.2 总体设计 1.2.1 总体设计原理 cache的原理机制。由于主存的取存速度较慢，通过cache高速的取存速度提高总体的取存速度。cache的硬件组成通常为SROM，容量通常为主存的1/2的若干次方倍。存储机制,取存时，通过特定的算法，将指定的块区全部移到cache中，取存时，若主存区号与cache相同，则命中；否则，则不命中，通过算法决定是否更新cache的内容