十进制小数转二进制matlab代码SAR ADC的数字校准 逐次逼近寄存器（SAR）ADC数字校准 概述 代码 该代码部分包含： 可执行文件（），用于自动测试ADC模型并输出其动态性能以及平均能耗。 Liu等人提出的一种流行的SAR ADC架构的行为模型文件（）。 [1]。 快速傅立叶变换（FFT）文件（），以测试SAR ADC行为模型的动态性能。 进行FFT所需的Hodiewindow函数文件（）。 函数文件Err_compare（）模拟在SAR过程中发生的决策错误。 Whove新上载的[1]中的常规SAR ADC体系结构的行为模型文件（）。 [3]中提出的冗余算法的行为模型文件（）。 完整加法器功能文件（）实现完整加法器。 SAR算法的行为模型文件（）Shen等。 在[4]中提出。 十进制到二进制函数文件（）来实现十进制到二进制的转换。 与[4]相同的SAR算法的行为模型文件（），但更改为18位SAR ADC。 理论 费用重新分配 参见PDF文件（）。 它很好地解释了[1]中提出的ADC体系结构的“电荷重新分配理论”。 对于[2]中的拆分结构，请参见下图： 多余的 冗余是一种减轻S

模数转换器 低功耗CMOS逐次逼近型模数转换器.pdf pdf版本

行业分类-电子电器-一种二阶噪声整形逐次逼近模数转换器.zip

设计了一种12位精度，200 kS/s采样率的逐次逼近型模数转换器(SAR ADC)。针对传统的电容开关切换算法的大电容面积和高功耗，采用一种新型的电容开关切换算法，提高了转换精度，降低了功耗。此外，比较器电路采用一种全差分动态比较器和静态预放大比较器分时工作的方法，进一步降低了功耗。基于TSMC 0.18 μm CMOS工艺，对电路进行了设计和仿真。仿真结果表明，在采样率为200 kS/s时，信号噪声失真比(SNDR)为70.94 dB，有效位数(ENOB)为11.49位，功耗为22 μW，优值系数(FOM)为38.2 fJ/(Conversion·step)。

本文设计实现了一个8通道12位逐次逼近型ADC。转换器内部集成了多路复用器、并/串转换寄存器和复合型DAC,实现了数字位的串行输出。整体电路采用HSPICE进行仿真,转换速率为133ksps,转换时间为7.5ms。通过低功耗设计,工作电流降低为2.8mA。芯片基于0.6mm BiCMOS工艺完成版图设计,版图面积为2.5×2.2mm2。

AD1674是美国AD公司推出的一种完整的12位并行模数转换单片集成电路。该芯片内部自带采用保持器（SHA）、10伏基准电压源、时钟源以及可和微处理器总线直接接口的暂存/三态输出缓冲器。