搜索【读写控制】的结果

SDRAM读写控制的实现与Modelsim仿真典型实例.rar

有详细的讲解过程和verilog代码，并实现了在modelsim上仿真

2022-03-01 10:28:26 1.81MB SDRAM 读写控制 存储 verilog

1

usb过滤驱动读写控制

一个简单的USB过滤驱动例子，供大家参考

2022-02-12 13:27:43 110KB usb过滤驱动

1

DRAM读写控制时序

详细描述了DRAM各端口的定义，通过时序图分析DRAM读写过程，方便控制

2022-01-21 20:38:16 157KB DRAM读写

1

USB过滤驱动框架U盘读写控制，com串口过滤驱动框架拦截字符及文件传输支持x86 x64 winxp-win10

USB过滤驱动框架U盘读写控制，com01串口过滤拦截字符及文件传输。自己编译，支持x86 x64 winxp-win10系统。方便驱动进阶人员使用。

2022-01-09 10:35:46 11.07MB USB过滤驱动框架 com串口过滤驱动框架

1

FIFO的读写控制.zip

FIFO的读写控制

2022-01-08 09:01:21 16.48MB fpga

1

基于FPGA的flash读写控制

基于FPGA的flash读写控制，包括擦除（格式化），写数据和读数据，使用Verilog HDL描述。

2021-11-02 13:55:45 6KB FPGA flash verilog

1

教育科研-学习工具-SDMMC卡的开放式读写控制方法.zip

2021-08-15 01:35:16 384KB 教育科研-学习工具-SDMMC卡

教育科研-学习工具-SRAM读写控制综合实验装置.zip

2021-08-15 01:34:43 982KB 教育科研-学习工具-SRAM读写

DDR SDRAM读写控制模块Xilinx FPGA（已封装，带使用说明）

封装好的DDR SDRAM读写控制模块，可以直接用的！改为了同步方式，使用简单！基于MIG但是进行了完整封装！本项目采用Verilog编写，本压缩包不仅包括模块的源代码，还附有“使用说明”、“管脚约束文件”、“宏定义文件”，可移植性好，开箱即用。网上关于Xilinx MIG这个控制DDR读写的IP核有不少帖子，但很多实际下板都不好用，本代码经过实际下板验证正常运行。

2021-07-23 18:45:00 393KB FPGA DDR SDRAM Verilog

1

SDRAM读写控制的实现与Modelsim仿真

2021-06-13 20:36:16 2.07MB SDRAM Modelsim

1

个人信息

热门下载

最新下载

其他资源