STM32F407IGT6单片机SPI FLASH读写实验例程5个合集KEIL工程源码+文档说明: SPI-串行Flash小数存储.rar SPI-串行Flash整数存储.rar SPI-串行Flash读写测试.rar SPI-基于串行Flash的FatFs功能使用.rar SPI-基于串行Flash的FatFs文件系统.rar

FPGA读写SDRAM page实验完整Verilog逻辑源码Quartus工程文件, Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 // synopsys translate_off `timescale 1 ns/ 1 ps // synopsys translate_on module sdram_top( clk, sdram_100mhz, reset_n, sdram_bank_addr, write_data, read_data, read_req, write_req, rw_ack, bus_signal, init_done, sdram_clk, sdram_data, sdram_command, sdram_address, sdram_dqm ); // 系统信号 input clk; //100M系统时钟 input sdram_100mhz; //100Msdram时钟 input reset_n; //复位信号，低电平有效 // 内部信号 input [21:0] sdram_bank_addr; //读写SDRAM的地址 input [15:0] write_data; //写如sdram的数据 output [15:0] read_data; //从sdram读出的数据 input read_req; //读数据请求信号 input write_req; //写数据请求信号 output rw_ack; //读写应答信号 output bus_signal; //忙信号 output init_done; //初始化完成信号，输出，高电平有效 // SDRAM接口信号 output sdram_clk; //sdram时钟信号 inout [15:0] sdram_data; //sdram读写数据 output [4:0] sdram_command; //cke、cs_n、ras、cas_n、we_n，SDRAM指令信号 output [13:0] sdram_address; //[13:12]BA , [11:0]Addr，SDRAM地址信号 output [1:0] sdram_dqm; //SDRAM数据掩码 //连接线 wire init_start; //初始化开始信号,高电平有效 wire [4:0] sdram_init_command; //cke、cs_n、ras、cas_n、we_n，SDRAM指令信号 wire [4:0] sdram_rw_command; //cke、cs_n、ras、cas_n、we_n，SDRAM指令信号 wire

RS485接口收发测试FPGA读写实验Verilog逻辑源码Quartus工程文件+文档说明资料，FPGA为CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做为你的学习设计参考。 实验任务和现象 任务：使用两块开发板，一块用作发送，一块用作接收。通过4个按键改变数据，并用LED将发送和接收的数据显示出来。 现象：两块开发板LED显示的效果一样，并且按下不同的按键，可以改变LED的显示，同时接收的板子接到数据后改变LED显示。 •5、设计思路 我们依旧采用串口的设计思路，设计程序，但因为 MAX485是半双工器件，所以需要接收和发送状态切换，有两个时能端，我们的开发板，将两个接到一起用一个引脚控制。 我们以串口发送为例： 以波特率9600为例子说明，波特率9600接收一个bit的时间为1s/9600=104us,即每隔104us发送一个数据。 module RS485_Revc ( input sys_clk , input sys_rst_n , input RO , output wire RE_DE , output reg [7:0] LED ); /***************reg define****************/ reg [7:0] buff ; reg [7:0] data_out ; reg [15:0] counter ; reg rxd_din1 ; //uart rxd input ; reg rxd_din2 ; //uart rxd input ; reg rxd_negedge_sig_flag ; /***************wire define***************/ wire rxd_negedge_sig ; /******************************************************************************************************* ** Main Program ** ********************************************************************************************************/ assign RE_DE = 1'b0; always @ (posedge sys_clk or negedge sys_rst_n) begin if ( sys_rst_n ==1'b0 ) begin rxd_din1 <= 1'b0; rxd_din2 <= 1'b0; end else begin rxd_din1 <= RO ; rxd_din2 <= rxd_din1; end end assign rxd_negedge_sig = (~rxd_din2) &(rxd_din1); always @ (posedge sys_clk or negedge sys_rst_n) begin if ( sys_rst_n ==1'b0) rxd_negedge_sig_flag <= 1'b0; else rxd_negedge_sig_flag <= rxd_negedge_sig; end always @ (posedge s

lm75A温度数字转换器 FPGA读写实验Verilog逻辑源码Quartus工程文件+文档资料,FPGA为CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做为你的学习设计参考。 module LM75_SEG_LED ( //input input sys_clk , input sys_rst_n , inout sda_port , //output output wire seg_c1 , output wire seg_c2 , output wire seg_c3 , output wire seg_c4 , output reg seg_a , output reg seg_b , output reg seg_c , output reg seg_e , output reg seg_d , output reg seg_f , output reg seg_g , output reg seg_h , output reg clk_sclk ); //parameter define parameter WIDTH = 8; parameter SIZE = 8; //reg define reg [WIDTH-1:0] counter ; reg [9:0] counter_div ; reg clk_50k ; reg clk_200k ; reg sda ; reg enable ; reg [WIDTH-1:0] data_out ; reg [31:0] counter_init ; reg [10:0] buff ; reg [7:0] lm75_temp ; reg [3:0] segled_counter ; reg [25:0] count ; reg [ 3:0] disp_data ; reg [7:0] dat ; reg disp_clk ; reg [25:0] clk_cnt ; reg [15:0] scan_cnt ; reg [ 3:0] segled_bit_sel ; reg [ 3:0] lm75_temp_dec_l ; reg [ 3:0] lm75_temp_dec_h ; reg segled_a ; reg segled_b ; reg

LCD1602屏 (EP4CE30) FPGA读写实验Verilog逻辑源码Quartus工程文件+文档资料。FPGA为CYCLONE4系列中的EP4CE30F23C8. 完整的工程文件，可以做为你的学习设计参考。 module LCD1602_Cnt(input sys_clk, //50M input sys_rst_n, output reg lcd_rs, //0:write order; 1:write data output lcd_rw, //0:write data; 1:read data output reg lcd_en, // output reg [7:0] lcd_data); //--------------------lcd1602 order---------------------------- parameter Mode_Set = 8'h38, //������ʾģʽ��8λ2��5x8���� Cursor_Set = 8'h0c, //��ʾ������겻��ʾ�����겻������˸ Address_Set = 8'h06, //���ֲ����������Զ����� Clear_Set = 8'h01; //��������긴λ /****************************LCD1602 Display Data****************************/ wire [7:0] data0,data1; //counter data wire [7:0] addr; //write address //---------------------------------1s counter----------------------------------- reg [25:0] cnt1; reg [7:0] data_r0,data_r1; always@(posedge sys_clk or negedge sys_rst_n) begin if(!sys_rst_n) begin cnt1 <= 1'b0; data_r0 <= 1'b0; data_r1 <= 1'b0; end else if(cnt1==26'd50000000) begin if(data_r0==8'd9) begin data_r0 <= 1'b0; if(data_r1==8'd9) data_r1 <= 1'b0; else data_r1 <= data_r1 + 1'b1; end else data_r0 <= data_r0 + 1'b1; cnt1 <= 1'b0; end else cnt1 <= cnt1 + 1'b1; end assign data0 = 8'h30 + data_r0 ; assign data1 = 8'h30 + data_r1 ; //-------------------address------------------ assign addr = 8'h80; /****************************LCD1602 Driver****************************/ //-----------------------lcd1602 sys_clk_en--------------------- reg

DSP 28335 外部 SDRAM 读写实验

DSP 28335 外部 flash 读写实验

BK3431Q-BK3432-内部flash读写实验（可以代替外置EEPROM）。 bk3431Q低功耗蓝牙用户最在意的主要有三点， 第一点就是功耗，第二点就是兼容性。在第一点跟第二点都满足的情况下，才是一个最优的价格。 当然，开发过程中的服务也是不可缺少的，可以帮助用户快速实现产品化。 bk3431Q的睡眠功耗为3ua， 广播间隔100ms下的平均功耗为180ua，广播间隔500ms下的平均功耗为45ua，广播间隔1000ms下的平均功耗为20ua。 bk3432的睡眠功耗为8ua，广播间隔100ms下的平均功耗为230ua，广播间隔500ms下的平均功耗为60ua，广播间隔1000ms下的平均功耗为30ua。 bk3431q bk3432 博通 ble芯片 低成本蓝牙

这是湖南文理学院计算机组成原理做的实验报告！希望对大家有用.

计算机组成实验五-存储器读写实验，是计算机组成实验中的一项资料。用于实验报告的撰写时参考用