无置数端+有置数端可变模计数器Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module cnt_kb_1(clk,clr,m,q); input clk,clr; //输入时钟，清零端（1有效） input[6:0] m; //模值输入端，m只能由小到大变化，否则出错 output[6:0] q; //计数输出端 reg[6:0] q; //计数输出端寄存器 reg[6:0] md; //7位md寄存器 always@(posedge clk) //时钟上升沿触发 begin md<=m-7'b1; //将m减1赋予md if(clr) //判断clr是否有效 begin q<=0; //q清零 end else //当清零端无效时候 if(q==md) //判断q是否等于

基于multisim14.0 软件中的74LS161芯片，分别置数法和复位法设计了八进制，二十五进计数器，原理清晰，仿真通过，包含仿真文件。。 。

使用VHDL实现10进制减法计数器，有以下功能： （1）开发平台为ISE14.7 （2）代码已例化，分为顶层文件和三个模块：分频器、计数器、数码管。 （3）计数器具有清零和置数的功能。

任意模值计数器包含反馈清零计数器以及反馈置数计数器等，本文档给出了反馈清零计数器和反馈置数计数器的verilog设计代码以及文档描述，仿真等

置数的二十四进制计数器，简单明了，可以改成两位十进制数的计数器。