西电数电大作业————具有自动乐曲演奏功能的电子琴,基于当前学期所学习的数电内容做成的,供大家参考。 灵活运用 EDA 技术编程实现一个简易电子琴的乐曲演奏,构造一个电子琴 电路,不同的音阶对应不同频率的正弦波。按下每个代表不同,音阶的按键时, 能够发出对应频率的声音,故系统可分为乐曲自动演奏模块(AUTO)、音调发 生模块(TONE)和数控分频模块(FENPIN)三部分。
2021-08-22 18:09:57 2.21MB 西电 数电大作业
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电大作业财务报表分析苏宁为例
2021-06-27 18:01:33 106KB 电大作业财务报表分析苏宁为例
西电数电大作业,音乐喷泉设计,包含设计原理与multsim 仿真
2021-06-16 11:35:08 749KB 西电大作业
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西电数电大作业,简易时钟
2021-06-07 21:39:17 548KB 数字通信
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用一片通用 4 运放芯片 LM324 组成电路,实现下述功能。使用低频信号源产生 , 的正弦波信号,加至加法器的输入端, ui1=0.1sin2Πf,f=500hz,加法器的另一输入端加入由自制三角波产生器输出的uO1 要求 T1=0.5ms,允许T1有±5%的误差。要求加法器的输出电压 ui2=10ui1+uo1, 经滤波器滤除uO1的频率f0分量,选出 信号为uo2 ,要求得到峰峰值不小于 9V 的正弦信号,用示波器观察无明显失真。该信号再经比较器后在 1kΩ负载上得到峰峰值为 2V的输出电压 uo3 。
2021-06-07 14:03:24 504KB Multisim
用一片通用 4 运放芯片 LM324 组成电路,实现下述功能。使用低频信号源产生 , 的正弦波信号,加至加法器的输入端, 加法器的另一输入端加入由自制三角波产生器输出的uO1 要求 ,允许T1有±5%的误差。要求加法器的输出电压u u u i2 i1 O1 =10  , i2 u 经滤波器滤 除uO1的频率分量,选出 信号为 O2 u ,要求得到峰峰值不小于 9V 的正弦信号, u f t i1 0  0.1sin 2 V    0 f  500Hz 1 T  0.5ms 0 f用示波器观察无明显失真。该信号再经比较器后在 1kΩ负载上得到峰峰值为 2V 的输出电压 O3 u
2021-06-07 13:03:12 624KB LM324 multisim14.0
目录 1 数字电路技术——HDL设计 3 概述 3 作业要求 3 第一题 3 第二题 4 第三题 4 第四题 4 准备工作——部分模块的驱动设计 4 引脚约束文件 4 时钟切换模块的设计 5 四位七段数码管驱动模块 7 输出引脚控制切换模块 10 任务一 —— 血型匹配 13 分析任务 13 编写任务一子模块程序 14 程序解读 16 编写顶层模块程序 17 RTL原理图检查 19 效果检查 19 任务二 —— 显示译码电路 20 分析任务 20 编写任务二子模块程序 20 编写顶层模块程序 21 RTL原理图检查 22 效果检查 22 任务三 —— 计数器 23 分析任务 23 编写任务三子模块程序 23 编写顶层模块程序 24 RTL原理图检查 25 效果检查 26 任务四 —— 状态转换 26 分析任务 26 编写任务四子模块程序 27 编写顶层模块程序 28 RTL原理图检查 29 效果检查 29 附录一 RTL原理图综合版 30 附录二 源程序 31 顶层模块 31 任务一子模块 33 任务二子模块 34 任务三子模块 34 任务四子模块 35 数码管驱动子模块 35 拨码开关暂存子模块 36 输出引脚控制切换子模块 37 时钟切换子模块 37
2021-06-05 14:50:40 52.44MB Verilog HDL 哈工大 数电
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Verilog语言编写的一个电子琴,主要功能包括弹奏、自动播放、上一曲/下一曲、暂停/播放、加速/减速播放、录音模块暂时不能用,全键盘控制,还有VGA动态显示音符!
2021-06-03 16:07:28 1.54MB FPGA VGA PS/2
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西电电磁场实验大作业,磁偶极子仿真,包含仿真文件及截图
2021-05-17 14:57:35 1.13MB 西电大作业
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西电车尾灯数字电路大作业
2021-05-13 08:43:46 2.8MB 西电数电
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