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内含一个英文版的说明，我这里翻译一下: 0)Unzip the zip file -- Remember to extract paths! 1)Open 'Linker.vbp' (in the 'linker' folder) and compile it. 2)Copy the 'MakeDLL.exe' file (in the 'compiled' folder) to your Visual Basic directory. 3)Open 'MakeDLLAddin.vbp' (in the 'addin' folder) and compile it 4)Go into Visual Basic, and click Add-Ins -> Add-In Manager. There should be an addin listed called 'Create DLLs In Visual Basic' (or similar). Make sure both 'Loaded' and 'Load On Startup' are ticked. 4a)If the addin wasn't listed, copy 'MakeDLL.DLL' (in the 'compiled' folder) into your Visual Basic directory and restart Visual Basic. 5)Copy all the files in the 'dll project' folder to your Visual Basic Project Templates folder (usually C:\Program Files\Microsoft Visual Studio\VB98\template\projects)'外界程序'=>'外界程序管理器'，会看到一个叫做'Create DLLs In Visual Basic'或类似名字的东东，选中之，再勾上右下角的'在启动中加载'和'加载/卸载'即可。如果在'外界程序管理器'中未发现此项，则将'compiled'目录中的'MakeDLL.DLL'文件拷贝之你的VB目录并重启VB。 将'dll project'目录下所有文件拷贝至VB工程模板文件夹中(通常是: C:\Program Files\Microsoft Visual Studio\VB98\template\projects) (本来网上下载的东西不想收费的，不过看在花了几分钟时间翻译的份上收您1分吧，呵呵。经本人测试可以用)

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系统用于开发，但是同时也用于维护，这是正宗的95p连接版本，属于系列7

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从算法设计到硬线逻辑的实现 复杂数字逻辑系统的VerilogHDL设计技术和方法 夏宇闻 编著 --------------------------------------- 内容简介 ------------------------------- 本书从算法和计算的基本概念出发，讲述把复杂算法逐步分解成简单的操作步骤，最后由硬 线逻辑电路系统来实现该算法的技术和方法。这种硬线逻辑电路系统就是广泛应用于各种现 代通讯电子设备与计算机系统中的专用集成电路（ASIC）或 FPGA。本书着重介绍进入九十 年代后才开始在美国等先进的工业国家逐步推广的用硬件描述语言（Verilog HDL） 建模、 仿真和综合的设计方法和技术。本书可作为电子或计算机类大学本科高年极和研究生的教 材，也可供在数字系统设计领域工作的工程师参考或作为自学教材。 目录--------------------------------- 目录 第一章 数字信号处理、计算、程序、算法和硬线逻辑的基本概念 引言 1．1 数字信号处理 1． 2计算（Computing） 1．3 算法和数据结构 1．4 编程语言和程序 1．5 系统结构和硬线逻辑 1．6 设计方法学 1．7 专用硬线逻辑与微处理器的比较 1．8 C语言与硬件描述语言在算法运算电路设计的关系和作用 思考题 第二章 Verilog HDL设计方法概述 引言 2.1.硬件描述语言HDL 2.2.Verilog HDL的历史 2.2.1.什么是Verilog HDL 2.2.2.Verilog HDL的产生及发展 2.3.Verilog HDL和VHDL的比较 2.4.Verilog HDL目前的应用情况和适用的设计 2.5.采用Verilog HDL设计复杂数字电路的优点 2.5.1传统设计方法 2.5.2.Verilog HDL设计法与传统的电路原理图输入法的比较 2.5.3.Verilog HDL的标准化 2.5.4.软核、固核和硬核的概念以及它们的重用 2.6.Verilog HDL的设计流程简介 2.6.1.Top-Down设计的基本概念 2.6.2.层次管理的基本概念 2.6.3.具体模块的设计编译和仿真的过程 2.6.4.对应具体工艺器件的优化、映象、和布局布线 2.7.小结 2.8.思考题 第三章 Verilog HDL的基本语法 引言 3.1.简单的Verilog HDL模块 3.1.1.简单的Verilog HDL程序介绍 3.1.2.模块的结构 3.1.3.模块的端口定义 3.1.4.模块内容 3.2.数据类型及其常量、变量 3.2.1.常量 3.2.1.1.数字 3.2.2.变量 3.2.2.1. wire型 3.2.2.2. reg型 3.2.2.3.memory型 3.3. 运算符及表达式 3.3.1.基本的算术运算符 3.3.2.位运算符 3.3.3 逻辑运算符 3.3.4.关系运算符 3.3.5.等式运算符 3.3.6.移位运算符 3.3.7.位拼接运算符 3.3.8.缩减运算符 3.3.9.优先级别 3.3.10.关键词 3.4赋值语句和块语句 3.4.1赋值语句 3.4.2 块语句 3.4.2.1 顺序块 3.4.2.2.并行块 3.4.2.3.块名 3.4.2.4.起始时间和结束时间 3.5.条件语句 3.5.1.if_else语句 3.5.2.case语句 3.5.3.由于使用条件语句不当而偶然生成锁存器 3.6.循环语句 3.6.1.forever语句 3.6.2.repeat语句 3.6.3.while语句 3.6.4.for语句 3.7.结构说明语句 3.7.1.initial语句 3.7.2.always语句 3.7.3.task和function说明语句 3.7.3.1.task和function说明语句的不同点 3.7.3.2.task说明语句 3.7.3.3.function说明语句 3.8.系统函数和任务 3.8.1.$display和$write任务 3.8.2.系统任务$monitor 3.8.3.时间度量系统函数$time 3.8.4.系统任务$finish 3.8.5.系统任务$stop 3.8.6.系统任务$readmemb和$readmemh 3.8.7.系统任务 $random 3.9.编译预处理 3.9.1.宏定义 `define 3.9.2.文件包含处理`include 3.9.3.时间尺度 `timescale 3.10.小

这个项目我在学校里老师让我们做的，将近半个月才将这些内容写完，希望初学者能够好好学习一下，真的很经典的！！