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模五计数器源程序加仿真程序verilog

verilog语言编写的5进制计数器的源程序加仿真程序，Vivado软件应用，程序正确，可以直接出仿真波形，少加修改可以变成任意进制计数器，

2021-10-30 15:08:25 7KB verilog vivado

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一个带异步清零端的同步可逆模10计数器

一个带异步清零端的同步可逆模10计数器。同时提供1位LED数码管计数显示。M为控制端，M=0，增1计数器，M=1，减1计数器；clr为清零端，高电平有效。Start:启动信号，高电平有效。

2021-10-22 20:16:55 282KB SOC 计数器 FPGA Verilog

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CLK为时钟输入，RST为异步清零端，D[2..0]为模式控制端，可实现8种不同模式的计数方式，本计数器可供选择的计数模式分别为：七进制，十二进制，二十四进制，二十八进制，三十进制，三十一进制，六十进制，三百六十五进制。

2021-06-10 19:28:28 141KB 含异步清零和同步时钟的模可变计数器设计

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模60计数器（通过计数器级联得到）

下面描述的是一个模60计数器，该计数器通过将模10计数器和模6计数器级联的方式构成，每当模10计数器计数到1001时，模6计数器就会计数加1，直至计数到60时，即模6计数器到达0101、模10计数器到达1001时，计数状态又回到00000000，然后重新计数。

2021-05-29 14:34:18 156KB 计数器

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数字逻辑模6计数器D触发器实现电路

计数器

2021-05-25 09:09:18 22KB 数字逻辑 计数器

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模8计数器vhdl代码

2021-05-25 09:01:40 131KB vhdl 计数器

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模7计数器vhdl代码

2021-05-25 09:01:05 131KB vhdl 计数器

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模N计数器的verilog代码

模N计数器的verilog代码计数器

2020-01-03 11:19:38 3KB 模N计数器 verilog 代码

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模10计数器

利用verilog HDL编写的模10计数器，使用DE0版，图文教程，绝对详细

2019-12-21 22:02:16 751KB 模10计数器 verilog quartus使用

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EDA实验模可变计数器设计程序，已通过

2019-12-21 19:26:46 647KB EDA实验 模可变计数器 设计程序 已通过

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