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PWM的占空比和死区时间可调的Verilog HDL程序设计和测试 (duty cycle of pwm and adjustable dead time of the Verilog HDL design and testing procedures)

2021-04-27 14:44:46 1KB PWM 可调 Verilog 死区时间

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基于vhdl的数字时钟，时间可调

用VHDL写的数字时钟在CYCLONE2上验证通过

2021-03-01 15:34:45 748KB FPGA VHDL

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DS1302数码管显示时间（可调）

DS1302数码管显示时间，并且可调时间，代码已编译成功！很有用……

2019-12-21 21:15:55 40KB DS1302时钟 数码管 显示时间 可调时钟

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