教你怎么使用multisim做数电的仿真实验，mlitisim7,multisim8,multisim10都适用。

利用quartus18.0软件编译仿真的四选一数据选择器，含测试文件，供学习电子设计自动化（eda）的新人参考

Verilog HDL数据选择器工程文件

基于FPGA的数据选择器 适合VHDL初学者 内涵数据选择器详细内容

八选一数据选择器基于VHDL语言编写 八选一数据选择器基于VHDL语言编写

8线-3线编码器 优先编码器+八选一数据选择器 FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module yxbm_83(y,eo,gs,i,ei); input [7:0] i; //8位输入i input ei; //使能输入端ei output eo,gs; //使能输出端eo，优先标志端gs output[2:0] y; //3位输出y reg[2:0] y; //3位输出寄存器y reg eo,gs; //使能输出寄存器， always@(i,ei) //电平触发方式，当i跟ei有改变的时候，执行以下操作 begin if(ei==1'b1) //当ei为1的时候 begin y<=3'b111; gs<=1'b1; eo<=1'b1; end else begin if(i[7]==1'b0) //当i的第8为0时候 begin y<=3'b000; gs<=1'b0; eo<=1'b1; end else if(i[6]==1'b0) //当i的第七位为0时候 begin y<=3'b001; gs<=1'b0; eo<=1'b1; end else if(i[5]==1'b0) //当i的第6位为0时候 begin y<=3'b010; gs<=1'b0; eo<=1'b1; end else if(i[4]==1'b0) //当i的第5位为0时候 begin y<=3'b011; gs<=1'b0; eo<=1'b1; end else if(i[3]==1'b0) //当i的第4位为0时候 begin y<=3'b100; gs<=1'b0; eo<=1'b1; end else if(i[2]==1'b0) //当i的第3位为0时候 begin y<=3'b101; gs<=1'b0; eo<=1'b1; end else if(i[1]==1'b0) //当i的第2位为0时候 begin y<=3'b110; gs<=1'b0; eo<=1'b1; end

多路数据选择器的设计与实现-四川大学计算机组成原理高分实验报告.doc 自己做的，分数很高，保证每个实验点都做的很完善

八选一数据选择器报告包括了Verilog HDL 代码，输出值，输出波形，心得体会等。

8选1数据选择器74LS152 Multisim源文件，Multisim9以上版本可运行

合肥工业大学通信工程专业的实验报告，内容详细。 一、实验目的 二、实验所用器件和仪表 三、实验内容 四、实验预习要求（有真值表，逻辑关系接线图） 五、注意事项（包含实验体会） 六、实验结果 基 本 实 验 实验一 基本逻辑门 一、实验目的 1．测试TTL的与门、或门、非门、与非门、或非门和异或门的逻辑功能。 2．熟悉TTL小规模集成电路的外型、管脚和使用方法。 3．掌握三态门逻辑功能和使用方法。 4．掌握用三态门构成总线的特点和方法。 5．学会用示波器测量简单的数字波形。 二、实验所用器件和仪表 1.与门74LS08、或门74LS32、非门74LS04、与非门74LS00、或非门74LS02（或74LS28）、异或门74LS86各1片 2.万用表 3.示波器 4.数字逻辑实验箱 三、实验内容 分别测试与门74LS08、或门74LS32、非门74LS04、与非门74LS00、或非门74LS02（或74LS28）、异或门74LS86的逻辑功能。 四、实验预习要求 1.掌握与门74LS08、或门74LS32、非门74LS04、与非门74LS00、或非门74LS02（或74LS28）、异或门74LS86的引脚分布图。 2.画出测试逻辑门的接线图 并列出74LS08、74LS32、74LS04、74LS00、74LS02（或74LS28）、74LS86的真值表。 图中的K1、K2是电平开关，LED0是电平指示灯。 1）测试74LS08逻辑关系接线图及真值表