实验名称：一位全加器（综合验证性） 一、目的与要求 1、熟悉组合逻辑电路，通过用门电路构成一位全加器组合逻辑电路。掌握组合逻辑电路的基本概念，组合逻辑电路的结构。 2、通过用门电路构成一位全加器组合逻辑电路。能够正确构成的一位全加器组合逻辑电路。

设计一个多功能数字时钟，具有以下几个功能： （1）能进行正常的时、分、秒计时。 ①使用一个二十四进制和两个流逝进制的计数器级联。分计数器以秒计数器的进位作为计数脉冲，小时计数器以分计时器的进位作为技术脉冲。 ②给秒1Hz 。 （2）可以使用以 EP1C12F324C8为核心的硬件系统上的脉冲按键或者拨动开关实现“校时”，“校分”及清零功能。 （3）可以使用系统上的扬声器进行整点报时 ①计时到59分50秒时，每两秒一次低音报时，整点进行高音报时。 ②低音报时用512Hz，高音报时用1kHz。 （4）设置闹钟，并连接扬声器实现闹铃功能。 ①设定闹钟时间与新的计数器进行存储，与正常计时互不干扰。 ②与正常计时状态进行切换。 ③设定一个比较模块，当计时与闹钟相等时，驱动扬声器鸣叫。 ④闹钟响声控制在一分钟之内，如在一分钟设置按键取消闹时状态 （5）用动态数码管显示时间。 ①用6个数码管，分别用一组独立的七段码进行驱动显示，将小时高位到秒低位共6组时间经过7段译码，按照顺序锁定到数码管上。 ②用动态扫描的方式显示。 ③扫描频率越高越稳定。

数字逻辑实验，模5七段译码器显示计数，实现预置，D触发器，可在时钟脉冲来一个上升沿的时候，实现计数加一，并使用七段数字译码器显示

数字逻辑实验指导书，老师给的，希望对大家有帮助

目录 第一部分 实验准备 第一章 数字逻辑实验要求 预备-1 第二章 数字逻辑实验基本知识 预备-2 第三章 MAX+plus II实验操作步骤 预备-5 第二部分 实验 实验一 逻辑门电路的功能与测试 实验-1 （一） 或门的逻辑功能测试 （二） 与非门74LS00的逻辑功能测试 （三） 或非门74LS02的逻辑功能测试 （四） 与非门74LS20的逻辑功能测试 （五） 异或门74LS86的逻辑功能测试 实验二 复合逻辑电路功能的实现测试 实验-6 （一） 用与非门组成异或门并测试验证其功能 （二） 用与非门构成同或门并测试验证其功能 （三） 用或非门实现逻辑函数的功能并进行测试验证 实验三 组合逻辑电路 实验-11 （一） 逻辑电路的逻辑关系分析 （二） 分析74LS00构成的组合电路，看它具备什么功能 （三） 利用现有器件，实现具有以下逻辑函数功能的电路并测试验证。 （四） 用可编程逻辑电路开发环境MAX+plus II对ACEX器件编程，实现以下电路的逻辑函数功能并测试验证。 （五） 思考题 实验四 半加器、全加器及逻辑运算实验 实验-18 （一） 组合逻辑电路功能测试 （二） 测试用异或门(74LS86)和与非门(74LS00)组成的半加器的逻辑功能。 （三） 测试全加器的逻辑功能。 （四） 测试用异或、与非门组成的全加器的逻辑功能。 （五） 用可编程逻辑器件的开发工具MAX+plus II进行集成全加器74LS183的功能测试 （六） 思考题：用可编程逻辑器件的开发工具MAX+plus II对ACEX编程，设计实现四位的二进制并行加法器。 （七） 思考题：用可编程逻辑器件的开发工具MAX+plus II对ACEX编程，设计实现四位二进制减法器。 实验五 编码器、译码器、数据选择器和数值比较器 实验-25 （一） 4线-2线编码器 （二） 2线--4线译码器功能测试 （三） 译码器转换 （四） 数据选择器的测试及应用 （五） 两位数值比较器功能测试 （六） 思考题：用MAX+plus II验证10线/3线优先编码器74LS147的逻辑功能。 （七） 思考题：用MAX+plus II实现将用8线/3线优先编码器74LS148扩展为16线/4线优先编码器的方法。 （八） 思考题：用MAX+plus II实现用四位数值比较器74LS85构造八位数值比较器的方法。 实验六 供电控制电路、七人表决电路、血型检测电路 实验-34 （一） 供电控制电路（设计） （二） 七人表决电路的测试（设计） （三） 血型关系检测电路（设计） 实验七 RS触发器的的功能测试 实验-39 （一） 基本RS触发器 （二） 同步RS触发器（时钟控制RS触发器） （三） 用基本RS触发器组成四位二进制数码寄存器 （四） 时钟控制RS触发器组成四位二进制数码寄存器 实验八 JK、D触发器逻辑功能及主要参数测试 实验-46 （一） 集成J-K触发器74LS112逻辑功能测试。 （二） 将J-K触发器转换成D触发器 （三） 设计将J-K触发器转换成T触发器 （四） 将D触发器转换成J-K触发器 （五） 将D触发器转换成T触发器 实验九 三态输出触发器及锁存器 实验-52 （一） 锁存器功能及应用 实验十 异步二进制计数器实验 实验-55 （一） 设计一个三位二进制异步加计数器 （二） 设计一个四位二进制异步减计数器 实验十一 同步二进制计数器实验 实验-60 （一） 设计4位同步二进制加计数器 （二） 设计4位同步二进制减计数器 （三） 构造模12计数器（以下选做一、二种方法） （四） 设计一个六十进制计数器 实验十二 移位寄存器的功能测试 实验-73 （一） 由D触发器构成的单向移位寄存器。 （二） 移位寄存器74LS194的逻辑功能测试 （三） 设计由D触发器组成的双向移位寄存器 （四） 用ACEX可编程逻辑器件或用74LS74实现环形计数器或扭环计数器 实验十三 计数时序电路综合应用实验 实验-83 （一） 测试74LS290 二、五一十进制计数器功能 （二） 验证以下电路的功能 （三） 时序电路综合应用 第三部分 可编程逻辑器件开发软件 MAX+Plus II简介 MAX+plus II-1 附录A 部分芯片引脚图 附录B DICE-SEMⅡ实验箱ISP1032与EP1K10引脚对照表 附录C 《数字逻辑实验》实验报告格式

数字逻辑实验指导 实验的操作步骤，以及附录的各电路电子的端口

一、 实验内容 利用VHDL语言设计一个4位8421码到4位格雷码的编码器。 使用波形图仿真验证其功能。 library ieee; use ieee.std_logic_1164.all; entity text1 is port(d0,d1,d2,d3: in std_logic; q0,q1,q2,q3: out std_logic); end entity text1; architecture rtl of text1 is begin q0<=d2 xor d3; q1<=d1 xor d2; q2<=d0 xor d1; q3<=d0; end architecture rtl;

实验一 ：TTL集成逻辑门的逻辑功能测试 实验二 ：组合逻辑电路的设计与测试 实验三 ：译码器及其应用 实验四 ：数据选择器及其应用 实验五 ：触发器及其应用 实验六：计数器及其应用 实验七：移位寄存器及其应用 实验八 ：数字时钟 实验九：555时基电路及其应用 实验十：智力竞赛抢答装置

数字逻辑实验报告 数字逻辑实验报告

一、实验目的 1、熟悉基本RS触发器和可控RS触发器功能； 2、熟悉集成的D触发器、JK触发器的功能； 3、初步应用D触发器和JK触发器实现简单功能电路。 二、实验内容及步骤 （一）构建一个由与非门构成的基本RS触发器，如图1所示。用该电路进行仿真： 1、在Rd和Sd端分别加入数字信号激励，可选择“激励源” 中的“DPATTERN”（数字模式信号发生器）。在“DPATTERN”对话框中进行设置，使Rd,Sd能出现各种组合情况（00/01/10/11）。仿真时，观察各调试探针变化情况。截取仿真中各激励信号组合情况出现时，电路状态。将实验结果图置于报告第三部分。