一、要求：实现多功能数字钟，具备下列功能：
1、数字钟：能计时，实现小时、分钟、秒的显示；
2、数字跑表：精度至0.01秒 比如显示12.97秒；
3、闹钟: 可以设定闹钟，用试验箱上的蜂鸣器作为闹铃；
4、调时：可以对时间进行设定；
5、日期设定：能设定日期并显示当前日期；
6、除调时状态，其他状态均不应影响系统计时。
二、设计方案与设计思路：
整体程序通过例化10个模块后整合形成多功能数字时钟功能，各模块名称以及各模块的作用分别为：
1、总控制模块：用于控制调整时分秒、年月日以及闹钟的模式选择，以及控制三个add按键调整的对象。
2、分频器模块：用于分频得到1Hz计时时钟。
3、时分秒调整模块：处于计时器时分秒调整设置状态时，对应控制模块的三个add按键可以实现对计时器的时分秒数值的设置，并且有按键可以实现对时分秒模块进行设置数值的载入。
4、时分秒变量处理（计时）模块：用于计时，根据分频后的时钟每隔一秒使秒变量加一，满六十向分变量进一，以此类推实现分钟以及小时的进位。
5、年月日调整模块：处于日期年月日调整设置状态时，对应控制模块的三个add
2023-03-12 01:40:09
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1、不得赤脚或穿拖鞋进入实验室，不得将食物带入实验室，不准随地丢弃废纸、废弃物，保持实验室清洁
2、实验中不得触摸裸露的接线柱、接线片、导线，不得用表棒、镊子、
2023-03-03 18:21:16
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《普通高等教育'十一五'国家级规划教材•北京高等教育精品教材•Verilog数字系统设计教程(第2版)》讲述了自20世纪90年代开始在美国和其他先进的工业化国家逐步推广的利用硬件描述语言（VerilogHDL）建模、仿真和综合的设计复杂数字逻辑电路与系统的方法和技术。《Verilog数字系统设计教程》中内容从算法和计算的基本概念出发，讲述如何由硬线逻辑电路来实现复杂数字逻辑系统的方法。《Verilog数字系统设计教程》共分4部分。第一部分共8章，即Verilog数字设计基础篇，可作为本科生的入门教材。第二部分共10章，即设计和验证篇，可作为本科高年级学生或研究生学习数字系统设计的参考书。第三部分为实践篇，共提供12个上机练习和实验范例。第四部分是语法篇，即Verilog硬件描述语言参考手册；IEEEVerilog13642001标准简介，以反映Verilog语法的最新变化，可供读者学习、查询之用。《Verilog数字系统设计教程》的教学方式以每2学时讲授一章为宜，每次课后需要花10h复习思考。完成10章学习后，就可以开始做上机练习，由简单到复杂，由典型到一般，循序渐进地学习VerilogHDL基础知识。按照书上的步骤，可以使大学电子类及计算机工程类本科及研究生，以及相关领域的设计工程人员在半年内掌握VerilogHDL设计技术。
2022-12-31 12:21:16
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Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的
Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，
既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。
2022-11-21 10:27:53
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