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数字时钟设计
VHDL
设计一个可以计时的数字时钟,其显示时间范围是00:00:00~23:59:59,且该时钟具有暂停计时、清零等功能。
2022-05-18 10:22:02
56KB
数字时钟设计
VHDL时钟设计
EDA实验
1
基于PCF8563的
数字时钟设计
(硬件+源程序+仿真电路等)-电路方案
该设计基于基于PCF8563的时钟电路设计,电路采用AT89C52作为主控制芯片,外接LM016L液晶显示屏和PCF8563时钟芯片。 基于PCF8563的时钟仿真电路如截图: 基于PCF8563的数字时钟源程序部分截图: 附件内容包括: 基于PCF8563的模块电路原理图和PCB源文件,用AD软件打开; 数字时钟仿真电路,用proteus软件打开; 数字时钟源程序; 相关设计文档说明;
2022-04-17 20:30:10
1.81MB
数字时钟
数字示波器
时钟电路
数字时钟电路
1
基于vhdl的
数字时钟设计
本文档基于vhdl设计数字时钟并且带有置数和闹钟功能。
2022-03-26 12:54:31
1.16MB
vhdl
数字钟
1
多功能
数字时钟设计
与实现.rar
压缩包包含word版毕业设计lun-wen,需要的请下载。
2022-01-20 09:04:52
64KB
数字时钟
VHDL
数字时钟设计
(可用)
个人数字逻辑课程设计作品,全部编译通过在实验板上可行,传上来分享一下,希望对大家有帮助。
2021-12-27 15:19:02
1.09MB
vhdl
数字时钟
fpga
1
EDA
数字时钟设计
报告
用Quartus软件设计基本数字时钟和Verilog HDL设计扩充功能的全过程
2021-12-14 11:42:43
1.32MB
数字时钟设计
EDA
EDA设计时钟
1
24小时制
数字时钟设计
.rar
压缩包内包含三个文件,皆是经过quartus软件仿真验证无误的。其中clock_60为可启动/暂停、复位、进位的60进制计数器,clock_24为为可启动/暂停、复位、进位的24进制计数器,clock_day将前两个源码封装后的模块进行连接,即可得到24小时制的时、分、秒时钟,该时钟具有进位、复位、启动/暂停的功能。
2021-12-08 23:41:40
704KB
Verilog
HDL
EDA
1
多功能
数字时钟设计
报告
大学电子电路实验,
数字时钟设计
报告,本实验要求设计一个数字计时器,可以完成0分00秒~9分59秒的计时功能,并在控制电路的作用下有开机清零、快速校分、整点报时功能。
2021-12-05 17:22:39
393KB
数字时钟
设计
报告
1
【本科毕设】matlab数字时钟,设计一个能显示日期、小时、分钟、秒的数字电子钟,并具有整点报时的功能。
matlab数字时钟,设计一个能显示日期、小时、分钟、秒的数字电子钟,并具有整点报时的功能。 由晶振电路产生1HZ标准的信号。分、秒为六十进制计数器,时为二十四进制计数器。 可手动校正时、分时间和日期值.rar
2021-11-22 23:38:26
1.37MB
数字时钟
1
基于FPGA的
数字时钟设计
基于FPGA的
数字时钟设计
,verilog HDL语言
2021-11-12 00:21:31
3.07MB
FPGA
1
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