计算机组成头歌单总线CPU设计(定长指令周期3级时序)实验1-6关全部满分代码
2022-04-06 02:15:33
155KB
CLA指令周期（累加器清0）
取指令
PC+1
指令译码
执行指令
取下条
指令PC+1
取指令阶段
执行指令阶段
1个CPU周期
1个CPU周期
开始
2021-12-17 15:47:55
13.7MB
1
本实训项目帮助学生理解定长指令周期三级时序系统的设计，能利用该时序构造硬布线控制器，支持5条典型MIPS指令在单总线CPU上运行，最终CPU能运行内存冒泡排序。
第1关MIPS指令译码器设计
第2关定长指令周期---时序发生器FSM设计
第3关定长指令周期---时序发生器输出函数设计
第4关硬布线控制器组合逻辑单元
第5关定长指令周期---硬布线控制器设计
第6关定长指令周期---单总线CPU设计
2021-12-06 13:06:49
250KB
3.2.3 ADD指令的指令周期
一个CPU周期
一个CPU周期
取指令阶段
执行指令阶段
开始
取指令PC+1
对指令译码
送操作数地址
取下条指令PC+1
取出操作数
执行加操作
一个CPU周期
2021-11-26 16:46:18
1005KB
1
1 MIPS指令译码器设计
2 定长指令周期---时序发生器FSM设计
3 定长指令周期---时序发生器输出函数设计
4 硬布线控制器组合逻辑单元
5 定长指令周期---硬布线控制器设计
6 定长指令周期---单总线CPU设计
全通关（放入logisim可查看电路，改成txt可上传代码）
2021-08-03 09:24:52
537KB