《Verilog HDL数字系统设计入门》设计1111序列检测器((hang_gong_da))
2022-05-12 09:04:58 383KB 文档资料 fpga开发
设计序列信号检测器,具体要求:当检出输入码流为10110100或11011010时输出检出信号为1,否则为0,同时输出检出该码流的个数(最大计数值可不超过255,否则给出计数溢出信号为1)
2022-05-08 09:25:51 118KB verilog 序列检测器
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使用vivado编写FPGA代码进行序列检测,其中附件中给出了具体的状态机结构,以及文件的提示。
2022-04-10 18:46:26 194KB FPGA vivado 序列检测 10101
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讨论Viterbi算法在最大似然序列检测中的实现。先给出带宽受限,存在失真且先验未知以及具有AWGN条件下信道的一种数学模型。由此得到Viterbi算法在最大似然序列检测中的表示形式,且根据其在此信道模型下的算法描述,具体分析了三种信道下最大似然序列检测中Viterbi算法的设计问题。使用MATLAB仿真实现并根据仿真结果分析其性能。提出Viterbi译码算法对于信道特性无论好坏是普遍适用的,大大补偿了存在符号间干扰(ISI)的信道的接收性能,降低了误码率。是一种信道存在符号间干扰(ISI)的接收性能的最
2022-01-06 13:20:09 230KB 自然科学 论文
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Verilog HDL序列检测器工程文件
2021-12-21 12:02:57 2.8MB quartusII VerilogHDL
序列检测器实验报告 verilog 图形分析
2021-12-17 01:17:46 76KB 序列检测器 verilog
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课程设计任务书 学生姓名 胡俊 学生专业班级 计 算 机0801 指导教师 王莹 学 院 名 称 计算机科学与技术学院 一、题目:“1 1 1”序列检测器。 原始条件:使用D触发器( 74 LS 74 )、“与”门 ( 74 LS 08 )、“或”门( 74 LS 32 )、非门 ( 74 LS 04 ),设计“1 1 1”序列检测器。 二、要求完成设计的主要任务如下: 1.能够运用数字逻辑的理论和方法,把时序逻辑电路设计和组合逻辑电路设计相结合,设计一个有实际应用的数字逻辑电路。 2.使用同步时序逻辑电路的设计方法,设计“1 1 1”序列检测器。写出设计中的5个过程。画出课程设计图。 3.根据74 LS 74、74 LS 08、74 LS 32、74 LS 04集成电路引脚号,在设计好的“1 1 1”序列检测器电路图中标上引脚号。 4.在试验设备上,使用74 LS 74、74 LS 08、74 LS 32、74 LS 04集成电路连接、调试和测试“1 1 1”序列检测器电路。 三、实验设计过程: 第1步,画出原始状态图和状态表。 根据任务书要求,设计的序列检测器有一个外部输入x和一个外部输出Z。输入和输出的逻辑关系为:当外部输入x第一个为“1”,外部输出Z为“0”;当外部输入x第二个为“1”,外部输出Z为“0”;当外部输入x第三个为“1”,外部输出Z才为“1”。假定有一个外部输入x序列以及外部输出Z为: 输入x: 0 1 0 1 1 1 0 1 1 1 1 0 1 输出Z: 0 0 0 0 0 1 0 0 0 1 1 0 0 要判别序列检测器是否连续接收了“111”,电路必须用不同的状态记载外部输入x的值。假设电路的初始状态为A,x输入第一个“1”,检测器状态由A装换到B,用状态B记载检测器接受了111序列的第一个“1”,这时外部输出Z=0;x输入第二个“1”,检测器状态由B装换到C,用状态C记载检测器接受了111序列的第二个“1”,外部输出Z=0;x输入第三个“1”,检测器状态由C装换到D,外部输出Z=1。然后再根据外部输入及其他情况时的状态转移,写出相应的输出。以上分析了序列检测器工作,由此可画出图7-1所示的原始状态图。根据原始状态图可列出原始状态表,如表7-2所示。
2021-12-14 19:17:23 916KB “111”序列检测器
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EDA课程设计 8位序列检测器 伪随机序列发生器
2021-12-14 18:16:49 1.27MB EDA 序列检测
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序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号,当序列检测器连续收到一组串行二进制码后,如果这组码与检测器中预先设置的码相同,则输出1,否则输出0。由于这种检测的关键在于正确码的收到必须是连续的,这就要求检测器必须记住前一次的正确码及正确序列,直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中,任何一位不相等都将回到初始状态重新开始检测。例6-27描述的电路完成对序列数"11100101"的。当这一串序列数高位在前(左移)串行进入检测器后,若此数与预置的密码数相同,则输出“A”,否则仍然输出“B”。
2021-12-11 20:48:59 13KB 状态机 脉冲 二进制码
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一、有限状态机 有限状态机是绝大部分控制电路的核心结构,是表示有限个状态以及在这些状态之间转移和动作等行为的数学模型。有限状态机是指输出取决于过去输入部分和当前输入部分的时序逻辑电路。一般来说,除了输入部分和输出部分外,有限状态机还含有一组具有“记忆”功能的寄存器,这些寄存器的功能是记忆有限状态机的内部状态,它们常被称为状态寄存器。在有限状态机中,状态寄存器的的下一个状态不仅与输入信号有关,而且还与该寄存器的当前状态有关,因此有限状态机又可以认为是组合逻辑和寄存器逻辑的一种组合。   在实际的应用中,根据有限状态机是否使用输入信号,可将其分为Moore型有限状态机和Mealy型有限状态机两种类型。Moore型有限状态机其输出信号仅与当前状态有关,即可以把Moore型有限状态的输出看成是当前状态的函数。Mealy型有限状态机其输出信号不仅与当前状态有关,而且还与所有的输入信号有关,即可以把Mealy型有限状态机的输出看成是当前状态和所有输入信号的函数。
2021-12-11 17:39:57 168KB FPGA
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