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基于Verilog的RISC MCU中断系统的设计与验证

详细论述了4位RISC MCU中断系统的Verilog设计实现过程。该MCU采用PIC两级流水线结构，含4个中断源，2级优先级。最后通过整体的RISC MCU IP核对其中断系统进行完整的程序测试，完成功能与时序的仿真与验证。

2022-12-28 19:13:58 239KB 微处理器|微控制器

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基于verilog hdl通信系统设计

verilog hdl 与通信系统基础知识相结合 verilog hdl 与通信系统基础知识相结合 verilog hdl 与通信系统基础知识相结合 verilog hdl 与通信系统基础知识相结合

2022-12-21 20:30:17 1.74MB 通信，verilo hdl https://down verilog

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基于verilog的ad采样

通过fpga对ad采样的5路信号进行处理

2022-11-13 16:58:44 7KB verilog

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基于verilog的VGA程序

基于verilog下的VGA程序，包含四个小程序，包括vga显示256色、显示edn，同步信号，和颜色渐变。

2022-11-08 22:03:41 3KB verilog vga

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基于Verilog的VGA显示，可直接运行

2022-10-31 18:00:43 13KB fpga Verilog VGA

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基于verilog 的跑表器设计

代码可直接运行，内含测试程序

2022-10-31 14:04:43 4.03MB Verilog 跑表器 FPGA

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基于verilog的边沿检测设计源码

基于verilog的边沿检测设计源码，包括上升沿和下降沿检测。

2022-09-26 20:38:53 460B verilog fpga 边沿检测 按键输入

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基于Verilog的伪随机序列的发生及曼彻斯特编码

本工程为2011年电子设计大赛E题信号发生程序的一部分，实现了伪随机序列的发生及曼彻斯特编码，仿真环境为ISE10.1与ModelSim联合仿真，附有仿真结果图。

2022-08-30 16:20:12 450KB Verilog 伪随机序列 曼彻斯特编码

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基于Verilog的全数字锁相环dpll，可仿真，quartus

基于Verilog的全数字锁相环dpll，可仿真，包含quartus软件工程，modelsim仿真文件

2022-07-07 21:37:31 653KB 软件工程 fpga开发

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2022-06-29 14:00:25 1.24MB 互联网