基于VHDL语言和FPGA的电子密码锁.caj

本资料基于EDA课程中设计CNT9999，可以动态显示在数码管上达到0-9999的动态显示。 其中包含每一个模块代码和仿真波形，基础设定都已设定，内部部分内容存有注释，大家可以自行参考并根据自己实验内容做一定的修改 本

ALU的算数运算主要以加、减法为主，至于乘法、除法则可用“移位”配合“加法”的方法加以处理，即可完成运算。虽然逻辑运算的种类很多，但实际上ALU中的逻辑电路单元通常只处理AND、OR、XOR、NOT这四种运算，其它的各种逻辑运算都可以由布尔代数化简，只需用AND、OR、XOR、NOT这四种运算便可完成。

卷积码是一种性能优良的差错控制编码。本文在阐述卷积码编解码器基本工作原理的基础上, 提出了在MAX+ P lusÊ 开发平台上基于VHDL 语言设计(2, 1, 6) 卷积码编解码器的方法。

：EDA技术的应用引起了电子产品系统开发的革命性变革。利用先进的EDA 工具，基于硬件描述语言，借助CPLD(复杂的可 编程逻辑器件)．可以进行系统级数字逻辑电路的设计。本文以8路抢答器为例，介绍了在Max+plus II开发软件下，利用VHDL语言设 计数字逻辑电路的过程和方法

引言 　　代码纯化．指在代码设计中及完成后进行自定义的、IEEE标准的、设计重用的、可综合性和可测试性等方面的规则检查； 　　代码覆盖率分析．研究仿真中的测试矢量是否足够； 　　设计性能和面积分析．在设计逻辑综合过程中分析所设计的RTL所能达到的性能和面积要求； 　　可测性分析：IP核设计重用中的关键技术。如何保证IP核的高测试覆盖率,如何保证IP核在集成到SoC中后的可测试性．是该阶段分析的主要目标。所以在IP核实现之前．要检查IP核设计中是否违反了可测性设计规则； 　　低功耗分析：SoC的重要衡量指标。我们在IP核设计阶段就需要将TP核功耗参数进行估计并进行相应的功耗优化设计；

计算机组成原理课程设计。之前在平台上下载了其他资源，都是坑。要么是代码不全，要么是编译报错。经过自己和舍友的努力下（舍友大佬），能够编译通过。波形的结果也能正确演示，不过对于部分标志位的波形还是有点不对，不过对于平台上的资源来讲还是很值了。

基于VHDL语言的在FPGA上纯软件程序产生单相SPWM波形，利用两个.mif文件（由波形产生工具--guagle_wave.exe生成或MATLAB生成）做成正弦波采样表和三角波采样表

本报告介绍了一种以大规模可编程逻辑芯片为设计载体，由顶到底分层设计，多功能数字频率计的设计方法。该频率计采用 VHDL语言程序与原理图相结合的方法，极大地减少了硬件资源占用。该数字频率计测量范围为 0 到 9999HZ，基准频率为 1HZ，结果用 4 只 7 段数码管显示十进制结果。中间用到了设置控制电路、计数电路、锁存电路和译码电路等模块。仿真结果表明，该数字频率计性能优异，设计语言灵活，硬件更简单，速度更快 。

六路抢答器 实现抢答报警 违规处理的实现