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基于FPGA的verilog语言的四位全加器

可以实现两个四位数相加的电路

2021-03-02 09:05:19 133KB fpga verilog quartus

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VHDL实现一位全加器，并串行实现四位全加器

用VHDL语言编写的一位全加器，并实现四位全加器，串行连接

2019-12-21 22:03:47 213KB VHDL、全加器

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1、单元电路实现，两种实现方式都可以，一：2输入门；二：复杂CMOS门。 2、由单元电路连接成4位加法器。 3、Chartered 0.35工艺。 4、通过波形仿真、DRC、LVS。首先熟悉cadence软件的使用，练习反相器的原理图和版图绘制，并仿真，运行DRC LVS 规则检查。

2019-12-21 21:45:51 885KB 数字芯片设计

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