搜索【可逆计数器】的结果

利用verilog实现十进制可逆计数器设计，该设计通过混合层次化文件设计形式，内附程序代码，可直接运行

2021-05-25 16:22:49 15KB verilog quartus 计数器

1

用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟的VHDL语言设计

1

实验三-十进制可逆计数器.docx

西南交通数电实验

2021-05-03 19:02:50 217KB 西南交通 数电实验

基于FPGA的可逆加减计数器.rar

1. 双向计数器，可以进行递增计数，也可以进行递减计数。 2. 根据计数控制信号的不同，在时钟脉冲的作用下，计数器可以进行加1或减1的操作。 3. 位宽为4的可逆计数器，即该计数器在不同控制信号下可以分别实现加法计数和减法计数的功能。

2021-04-30 11:15:23 207KB FPGA 可逆计数器

1

模4可逆计数器

这是模4可逆计数器的电路连接，刚学的，简简单单。

2021-04-22 17:56:47 89KB 计数器

1

Verilog模16可逆计数器

2021-03-04 09:04:44 1KB fpga

1

Verilog实现可逆计数器（FPGA）程序

Verilog实现可逆计数器，可根据需要调节周期，且该程序已在Basys2开发板上验证成功。

2019-12-21 21:39:52 166KB Verilog FPGA 可逆计数器

1