提供verilog设计十进制计数器源代码及测试代码。 提供verilog设计十进制计数器源代码及测试代码。 提供verilog设计十进制计数器源代码及测试代码。 提供verilog设计十进制计数器源代码及测试代码。
2021-08-05 13:02:59 1002B verilog 计数器
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eda 8位10进制频率计数器课程设计 基于quartus II 基于quartus II 的八位10进制计数器,共一个顶层文件和两个底层文件,有图形设计法和代码设计法,解压后直接打开工程文件即可。
2021-07-04 11:02:28 704KB 十进制计数器
fpga代码参考
2021-06-19 09:04:30 13KB fpga
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实训七 计数、译码、显示电路 熟悉通用型十进制计数器、译码器、显示器的逻辑功能; 2.掌握计数器、译码器、显示器的应用。 二、实训内容 1.用十进制计数器、译码器、显示器组成一个十进制计数显示电路。
2021-06-04 21:47:42 2.84MB 实训七 计数、译码、显示电路
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一个十进制计数器,具有显示位置随计数时钟在八个数码管中左右滚动的功能
2021-05-11 15:10:00 2KB EDA VHDL
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十进制计数器 硬件描述语言 VHDL Quartus 2
2021-05-10 14:30:19 226KB VDHL 计数器
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1. 实验目的: (1) 学习同步十进制计数器的原理和设计方法,理解它与二进制计数器的区别 (2) 掌握灵活运用Verilog HDL语言进行各种描述与建模的技巧和方法 2. 实验要求: (1) 使用合适的方法来编程实现规定特性的十进制同步减法计数器 (2) 课前任务:在Xilink ISE上完成创建工程、编辑程序源代码、编译、综合、仿真、验证,确保逻辑正确性. (3) 撰写实验报告:含程序源代码、激励代码及其仿真波形、综合得到的电路图、实验结果分析以及对本实验的“思考与探索“部分所作的思考与探索.
2021-05-06 21:39:37 280KB 文档及代码
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MModelSim是工业界最优秀的语言仿真器,它提供最友好的调试环境,是作FPGA、ASIC设计的RTL级和门级电路仿真的首选。用它设计一个十进制计数器。
2021-04-19 13:12:11 69KB FPGA
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EDA技术及应用课程相关实验:十进制计数
2021-02-27 14:01:22 12KB EDA 实验 代码 quartusII
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