本电路实现了异步十进制加法计数器的功能. 该设计思路用观察时序图的方式求出时钟方程, 再根据时钟取值修改状态表, 之后再求出状态激励方程(D触发器).

本电路实现了异步十二进制加法计数器的功能. 该设计思路用观察时序图的方式求出时钟方程, 再根据时钟取值修改状态表, 之后再求出状态激励方程(D触发器).

含异步清0和同步时钟使能的4位加法计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT4B IS PORT (CLK : IN STD_LOGIC; RST : IN STD_LOGIC; ENA : IN STD_LOGIC; OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT4B; ARCHITECTURE behav OF CNT4B IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN P_REG: PROCESS(CLK, RST, ENA) BEGIN P_REG: PROCESS(CLK, RST, ENA) BEGIN IF RST = '1' THEN CQI <= "0000"; ELSIF CLK'EVENT AND CLK = '1' THEN IF ENA = '1' THEN CQI <= CQI + 1; ELSE CQI <= "0000"; END IF; END IF; OUTY <= CQI ; END PROCESS P_REG ; COUT <= CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); --进位输出 END behav;

基于verilog HDL编写的分别显示个位和十位的十二进制加法计数器，压缩包里有vwf时序波形和最简单的testbench测试代码

模为60的BCD码加法计数器FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module cnt_60(clk,reset,cin,load,data,cout,qout); input clk,reset,cin,load; //输入时钟，复位，计数端，置数端 input[7:0] data; //预置数输入端 output cout; //输出进位信号端 output[7:0] qout; //计数输出端 reg[7:0] qout; //计数输出端寄存器 always@(posedge clk) //时钟上升沿触发 begin if(reset) //判断是否复位信号端为1 qout<=0; //计数输出端置0 else if(load) //判断置数端是否有效 qout<=data; //将预置数输入端数据赋予计数输出寄存器 else if(cin) //判断计数端是否有效 begin if(qout[3:0]==9) //判断qout的低位是否为9 begin qout[3:0]<=0; //qout低位清0 if(qout[7:4]==5) //判断qout高位是否为5 qout[7:4]<=0; //qout高位清0 else qout[7:4]<=qout[7:4]+4'b1; //高位自加1 end

本电路实现了同步八进制加法计数器的功能: 电路能准确地按照八进制加法计数的规律进行计数. 读者应深刻理解本例的分析和设计过程, 以为日后设计更为复杂的同步时序逻辑电路打下基础.

给各位同学应急用。

2）实现该电路的一种设计使用了2片74HC192、1片74HC00、1片CD4050，用555芯片设计电路产生周期1秒的TTL电平的方波作为电路的驱动时钟，用2片CD4511设计实现显示部分，用“八位逻辑电平输出”的一个开关控制将七段数码管清零为“00”状态。（3）设计实现的方法不止一种

这是十进制计数器，当设计文件加载到目标器件后，将数字信号源的时钟 选择为 1HZ，使拨动开关 K1 置为高电平（使拨动开关向上），四位 LED 会按照实验 原理中依次被点亮，当加法器加到 9 时，LED12（进位信号）被点亮。当复位键（按 键开关的 S1 键）按下后，计数被清零。如果拨动开关 K1 置为低电平（拨动开关向 下）则加法器不工作。

这是一个由VHDL语言实现的60进制的加法计数器的实例代码。