1、设计一个能够完成8位补码加减法运算器，采用8位数据总线结进行数据的输入、输出。利用行波（串行）进位的方式，并具备数据锁存功能和溢出判断功能。 2、输入数据为补码，其中高1位为符号位，低7位为数据位，运算结果亦是补码。 3、通过功能选择控制信号M选择运算功能，M=0时，进行加法运算，M=1，进行减法运算； 4、用指示灯或者数码管显示总线上的数据（输入数据、输出数据）。用指示灯或者发光二极管显示溢出判断结果，红灯表示正溢出，黄灯表示负溢出，绿灯表示未溢出正数，蓝灯表示未溢出负数。

华中科技大学计算机组成原理实验报告（完整）+代码---自己写的 1.掌握一位全加器的实现逻辑， 2.掌握多位可控加减法电路的实现逻辑， 3.熟悉 Logisim 平台基本功能，能在 logisim 中实现多位可控加减法电路。

8位可控加减法器设计、32位算术逻辑运算单元ALU设计、四位先行进位74182、四位快速加法器 、8位快速加法器、16位快速加法器、5位阵列乘法、6位补码阵列乘法器等电路，已画好。alu自动测试是100分。

.circ文件。华中科技大学计算机组成原理实验二运算器实验Logisim源文件，里面有8位可控加减法器设计、32位算术逻辑运算单元ALU设计、四位先行进位74182、四位快速加法器 、8位快速加法器、16位快速加法器、5位阵列乘法、6位补码阵列乘法器等电路，已经连接画好了。alu自动测试是100分。

1. 实验目的: (1) 学习二进制加/减法器运算器的原理和设计方法 (2) 掌握灵活运用Verilog HDL语言进行各种描述与建模的技巧和方法 2. 实验要求: (1) 使用结构建模方法来实现加减法器. (2) 课前任务:在Xilink ISE上完成创建工程、编辑程序源代码、编译、综合、仿真、验证,确保逻辑正确性. (3) 撰写实验报告:含程序源代码、激励代码及其仿真波形、综合得到的电路图、实验结果分析以及对本实验的”思考与探索”部分所作的思考与探索.

这是一个4位加减法器，具有在SWORD板上输入输出的能力。需要Xilinx或ISE 14.7进行打开。可以直接在板上运行，通过开关控制输入，并在7段数码管上输出。

用verilog语言编写的补码加减法器，其中三位数值为，一位符号位。

一位十进制加减法器--数字逻辑设计及应用课程设计报告 1．0-9十个字符和“+”“-”分别对应一个按键，用于数据输入。 2．用一个开关控制加减法器的开关状态。 3．要求在数码显示管上显示结果。

这里面有QuartusII的半加器、1位全加器、4位全加器、4位加减法器的工程文件、原理图、仿真图等，这是我大一的时候做的，能正常运行，如有错误，敬请谅解。