DDR3 7系列IP手册和DDR3标准

spartan6调用MCB实现ddr3读写模块，用ISE直接打开调用modelsim仿真即可看到效果。

DDR3 ip core 控制器 官方手册 Zynq-7000 AP SoC and 7 Series Devices Memory Interface Solutions v2.4 User Guide

本文简要介绍了如何仿真Cyclone5的DDR3控制器IP

介绍了DDR3 SDRAM的技术特点、工作原理，以及控制器的构成。利用Xilinx公司的MIG软件工具在Virtex-6系列FPGA芯片上，实现了控制器的设计方法，并给出了ISim仿真验证结果，验证了该设计方案的可行性。

这是一篇关于 DDR3 SDRAM IP core 的设计向导，出自飞思卡尔，为了实现 PCB 的灵活设计，我们可以采用合适的拓扑结构简化设计时的板级关联性。

hynix DDR3 H5TQ2G63BFR.pdf

DDR3 PCB LAYOUT布线的一些规范

ddr3 controller for axi interface

制作日志: /****************************2016-07-10 更新*********************************/ 经过不知道多少个工作日空余时间和周末业余时间，终于大致设计板子浮出水面，等待后续检查。 板子采用4层PCB，层叠情况:Top -> GND -> Power -> Bottom板子芯片情况: (1) FPGA: Xilinx Spartan6系列的XC6SLX16-FTG256 (2) DDR3: Micron的MT41J128M16，2Gbit存储容量 (2) 电源:采用2片Onsemi的NCP1529分别为FPGA Core 1.2V和DDR3 1.5V提供电源 /****************************2016-07-18 更新*********************************/ PCB打样回来了，5mil/5mil的线宽线距，10mil的过孔，花了我好多大洋！！！赶紧贴板子去了！！ 贴完再上照。 /****************************2016-07-19 更新*********************************/ 搞了一个上午,终于搞定第一个板子,FPGA的1.2V VDDCore电压，1.5V的DDR3供电电压， VREF的0.75V电压都OK。往FPGA内部下载点灯程序OK，往SPI FLASH固化程序也OK。 下一步，DDR3 的MCB实现。 /****************************2016-07-23 更新*********************************/ 经测试，第一版的DDR3可以正常稳定运行在400MHz，全地址空间读写数据无任何问题。 现在开始准备第二版，打算生成100个pcb，并且会将阻焊颜色由绿色改为黑色。 具体设计细节和第一版的区别如下: (1) IO引脚数量由原来的80个增加到86个IO； (2) 所有引出的差分线尽量保持等长； (3) 电容部分进行了改进，每个DC/DC输出都增加了铝电解电容，增加可靠性，铝电解电容都放在背面。 下面是第二版的图片: /****************************2016-07-26 完成*********************************/ 2Gbit全地址空间测试完成，用的是Xilinx提供的MCB IP硬核，附件是原理图和说明书，欢迎下载。