Python自动生成Verilog例化模板的工具，使用方法参看博客：https://blog.csdn.net/JustinLee2015/article/details/106229282

密码锁密码由3位十进制数字组成，初始密为“000”，密码由用户随意设置，当密码输入正确时开锁，密码输入错误时报警。控制器是整个系统的功能核心，接受按键和其它模块传来的信息。然后，根据系统的功能将不同的控制信号送到各个模块；比较器用来比较输入数据和寄存器的数据是否相等，结果送给控制器；寄存器在密码数据校验时，输出密码以供比较，在修改密码时，保存新的密码信息；钥匙信号控制锁的开和关；报警信号可接到LED或其它防盗设备上。 按“安锁”键，将锁闭合，开锁时，先按“输入密码”键，输入密码，再按“确认”键。若输入密码有误，则报警，只有在开锁状态下才可设置新密码，应该先按“修改密码”键，输入新密码，然后按“确认”键。

例化工具为：auto_inst.exe， 可以把下面链接的附件中的工具小软件auto_inst.exe拷贝到C:\WINDOWS\system32或在环境变量path设置该工具的所在路径。 然后打开dos的命令行界面，cd到需要例化verilog代码的顶层，输入auto_inst -f 需要例化的顶层文件名； 例如auto_inst -f usb20.v //&port;_begin --------指示生成端口列表 //&instance;("u0", "core\utmi_if.v") -------指示例化模块的例化名及文件相对路径 //&auto;_def -------指示自动生成例化的wire中间变量声明 //®_wire_Begin---------指示自动生成例化wire声明的位置，自动例化生成的wire在//®_wire_Begin 和//®_wire_end之间 //®_wire_end //&inst;_begin---指示自动例化模块的代码生成的位置，自动生成的例化代码在//&inst;_begin和//&inst;_end 之间 //&inst;_end 每次修改被例化的模块或顶层模块的时候，例化自动生成的代码都不需要做任何修改，工具自动用新的代码替换原来的生成的代码。

auto_inst.exe是本人用python脚本编写后进行打包的软件，该软件可以比较完美完成verilog代码的例化工作，自动生成例化模块的代码和信号连接声明，大大减轻了编码工作。并且生成的verilog代码对齐工整，支持parameter参数传递，比较通用。另外支持代码中根据always和assign语句自动生成reg和wire的声明看大家支持力度在下一版给出，谢谢！

使用SystemVerilog简化模块例化设计，Vivado仿真工程。

verilog分享--verilog快速掌握之模块例化.docx

该工程是在vivado2018.2上点用千兆ip核1g/2.5g pcs/pma ethernet 实现千兆网口的例化，配置寄存器都已设置好，可在k7的板子上直接使用

自动例化verilog模块的python脚本

FPGA逻辑设计中通常是一个大的模块中包含了一个或多个功能子模块，verilog通过模块调用或称为模块实例化的方式来实现这些子模块与高层模块的连接,有利于简化每一个模块的代码，易于维护和修改。 当有了例化的方法之后，当模块中需要两个同样功能的USB模块时，我们只需要编写好一个usb模块的代码，之后通过例化，就可以将俩个usb模块添加到顶层模块之中。（注意，我们要有硬件思维，例化一个模块，那么就有一个硬件与之对应。例化多个，就有多个硬件。）