本文讨论的四种常用 FPGA/CPLD设计思想与技巧: 乒乓操作、 串并转换、 流水线操作、 数据接口同步化, 都是 FPGA/CPLD 逻辑设计的内在规律的体现, 合理地采用这些设计思想能在FPGA/CPLD设计工作种取得事半功倍的效果。FPGA/CPLD的设计思想与技巧是一个非常大的话题, 由于篇幅所限, 本文仅介绍一些常用的设计思想与技巧, 包括乒乓球操作、 串并转换、 流水线操作和数据接口的同步方法。 希望本文能引起工程师们的注意, 如果能有意识地利用这些原则指导日后的设计工作, 将取得事半功倍的效果!
2022-01-20 17:32:24 198KB fpga
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乒乓缓冲区 一个简单的乒乓缓冲测试。 有两个缓冲区,当一个可读时,另一个可写,循环。 我测试了两个线程的乒乓缓冲区,一个写入,另一个读取,内容先写入,内容也将先读出。
2021-12-24 11:44:47 9KB C
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Verilog HDL乒乓RAM工程实现
2021-12-21 12:02:54 2.99MB quartusII VerilogHDL
摘 要 VHDL是甚高速集成电路硬件描述语言。目前,VHDL已成为许多设计自动化工具普遍采用的标准化硬件描述语言。VHDL语言功能性强,覆盖面广,灵活性高,具有很好的实用性。本文设计一个基于VHDL的乒乓游戏机,乒乓游戏机由状态机、记分器、译码显示器与按键去抖等部分所组成。通过对各部分编写VHDL程序,然后进行编译、仿真、逻辑综合、逻辑适配,最后进行编程下载,并且通过GW48型EDA实验箱的验证,实现乒乓游戏机的基本功能。 关键词:VHDL;GW48;乒乓游戏机 Abstract VHDL is high speed IC hardware describe language. VHDL already becomes the language of normalizing hardware describe that a lot of design automation implement adopts commonly at present. The VHDL language function is strong. The face covering is broad, flexibility high and have the very good pragmatism. One main body of the book is designed waits for what part group is accomplished owing to that VHDL table tennis game machine, table tennis game machine go to tremble from state machine, marker, decoding display and button. By compiling and composing VHDL procedure to every part, then compiling, simulate, logic synthesis, logic fitting. Carry out programming time be loaded with finally. Then verification and by GW48 type EDA experiment box, realize table tennis game machine’s fundamental function. Key words: VHDL; GW48; Table tennis game machine
2021-12-01 22:49:10 514KB 基于VHDL的乒乓游戏机的设计
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有关模拟乒乓球的实验的源代码,用LED灯的闪烁表示乒乓球的运动,还有正反双发,也有计数器计分。
2021-11-16 15:15:32 7KB 乒乓球试验
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本人亲自验证,修改了一些小的bug,可以实现乒乓操作
2021-10-21 17:59:32 44KB verilog 乒乓操作
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本代码用两片片外SRAM实现了乒乓读写操作,并提供相应的激励文件,亲测有效,可以参考
2021-09-24 14:51:38 4KB FPGA SRAM 乒乓操作
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乒乓操作的处理流程为:输入数据通过“输入数据选择单元"将数据等时分配到两个数据缓冲模块中,在第一个缓冲周期,将输入的数据流缓存到“数据缓冲模块1"中,在第二个缓冲周期,通过“输入数据单元”切换,将输入的数据缓存到“数据缓冲模块2’’,同时将“数据缓冲模块1”缓存的第一个周期数据通过“数据选择单元”的选择,送到“数据流运算处理模块’’进行处理,在第三个缓冲周期通过“输入数据选择单元"的再次切换,将输入的数据流缓存到“数据缓冲模块1”中,同时将“数据缓冲模块2”缓存的第二个周期的数据通过“输出数据选择单元”的切换,送到“数据流运算处理模块”进行运算处理。如此循环。
2021-09-24 14:47:23 511KB 乒乓操作 FPGA verilog
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基于乒乓数据存储机制的FPGA视频监控系统设计:为使FPGA视频监控系统的显示画面更流畅,数据存储采用兵乓机制设计。先将视频数据直接存储于SDRAM中, 采用两个异步FIFO 作为缓冲器,轮流接收SDRAM的数据,在将接收YUV422 格式数据通过数据转换得到RGB565 格式 数据并驱动显示。该方案的顶层模块在modelsim中仿真成功,满足时序要求。
2021-09-23 16:36:04 1.77MB FPGA 乒乓buffer 视频监控
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具有一定的编排便利,帮您解决手工编排的省时省力的软件。
2021-08-22 04:30:30 1MB 乒乓编排软件 仅供交流学习
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