CY7C68013A-56PVXC+XC3S50AN FPGA设计16通道100MHz虚拟逻辑分析仪软硬件全套资料，包括ALTIUM设计的工程文件，包括完整的原理图和PCB文件，CY7C68013A软件源码，XC3S50AN FPGA逻辑源码，相关文档资料灯等，详细文件如下： 68013程序.rar FPGA逻辑程序.rar MicroLA1016使用说明 V30.pdf MicroLA1016使用说明.pdf PCB 测试数据.rar 烧写代码.rar 软件 软件.rar 软件V12.rar 软件V30.rar 软件源码.rar 通讯协议.pdf).pdf 驱动

任何事务都是一分为二的有利就有弊我们发现现在越来越多的工程师不关心自己的电路实现形式以为我只要将功能描述正确其它事情交给工具就行了在这种思想影响下工程师在用HDL语言描述电路时脑袋里没有任何电路概念或者非常模糊也不清楚自己写的代码综合出来之后是什么样子映射到芯片中又会是什么样子有没有充分利用到FPGA的一些特殊资源遇到问题立刻想到的是换速度更快容量更大的FPGA器件导致物料成本上升更为要命的是由于不了解器件结构更不了解与器件结构紧密相关的设计技巧过分依赖综合等工具工具不行自己也就束手无策导致问题迟迟不能解决从而严重影响开发周期导致开发成本急剧上升。 目前我们的设计规模越来越庞大动辄上百万门几百万门的电路屡见不鲜同时我们所采用的器件工艺越来越先进已经步入深亚微米时代而在对待深亚微米的器件上我们的设计方法将不可避免地发生变化要更多地关注以前很少关注的线延时我相信ASIC设计以后也会如此此时如果我们不在设计方法设计技巧上有所提高是无法面对这些庞大的基于深亚微米技术的电路设计而且现在的竞争越来越激励从节约公司成本角度出发也要求我们尽可能在比较小的器件里完成比较多的功能。 本文对读者的技能基本要求是熟悉数字电路基本知识如加法器计数器RAM等熟悉基本的同步电路设计方法熟悉HDL语言对FPGA的结构有所了解对FPGA设计流程比较了解。

高级FPGA设计 结构、实现和优化，（美）克里兹　著，孟宪元　译，有中文和英文两本pdf文档，有助于FPGA设计能力的提高

FPGA设计实现OV5640 摄像头采集数据VGA显示输出Verilog设计逻辑Quartus工程源码文件，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module ov5640_rgb565_1024x768_vga( input sys_clk , //系统时钟 input sys_rst_n , //系统复位，低电平有效 //摄像头接口 input cam_pclk , //cmos 数据像素时钟 input cam_vsync , //cmos 场同步信号 input cam_href , //cmos 行同步信号 input [7:0] cam_data , //cmos 数据 output cam_rst_n , //cmos 复位信号，低电平有效 output cam_pwdn , //cmos 电源休眠模式选择信号 output cam_scl , //cmos SCCB_SCL线 inout cam_sda , //cmos SCCB_SDA线 //SDRAM接口 output sdram_clk , //SDRAM 时钟 output sdram_cke , //SDRAM 时钟有效 output sdram_cs_n , //SDRAM 片选 output sdram_ras_n , //SDRAM 行有效 output sdram_cas_n , //SDRAM 列有效 output sdram_we_n , //SDRAM 写有效 output [1:0] sdram_ba , //SDRAM Bank地址 output [1:0] sdram_dqm , //SDRAM 数据掩码 output [12:0] sdram_addr , //SDRAM 地址 inout [15:0] sdram_data , //SDRAM 数据 //VGA接口 output vga_hs , //行同步信号 output vga_vs , //场同步信号 output [15:0] vga_rgb //红绿蓝三原色输出 ); //parameter define parameter SLAVE_ADDR = 7'h3c ; //OV5640的器件地址7'h3c parameter BIT_CTRL = 1'b1 ; //OV5640的字节地址为16位 0:8位 1:16位 parameter CLK_FREQ = 26'd65_000_000; //i2c_dri模块的驱动时钟频率 65MHz parameter I2C_FREQ = 18'd250_000 ; //I2C的SCL时钟频率,不超过400KHz parameter CMOS_H_PIXEL = 24'd1024 ; //CMOS水平方向像素个数,用于设置SDRAM缓存大小 parameter CMOS_V_PIXEL = 24'd768 ; //CMOS垂直方向像素个数,用于设置SDRAM缓存大小 //wire define wire clk_100m ; //100mhz时钟,SDRAM操作时钟 wire clk_100m_shift ; //100mhz时

Verilog HDL设计数码管动态扫面显示的FPGA设计Quartus工程文件，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module top_seg_led( //global clock input sys_clk , // 全局时钟信号 input sys_rst_n, // 复位信号（低有效） //seg_led interface output [5:0] seg_sel , // 数码管位选信号 output [7:0] seg_led // 数码管段选信号 ); //wire define wire [19:0] data; // 数码管显示的数值 wire [ 5:0] point; // 数码管小数点的位置 wire en; // 数码管显示使能信号 wire sign; // 数码管显示数据的符号位 //***************************************************** //** main code //***************************************************** //计数器模块，产生数码管需要显示的数据 count u_count( .clk (sys_clk ), // 时钟信号 .rst_n (sys_rst_n), // 复位信号 .data (data ), // 6位数码管要显示的数值 .point (point ), // 小数点具体显示的位置,高电平有效 .en (en ), // 数码管使能信号 .sign (sign ) // 符号位 ); //数码管动态显示模块 seg_led u_seg_led( .clk (sys_clk ), // 时钟信号 .rst_n (sys_rst_n), // 复位信号 .data (data ), // 显示的数值 .point (point ), // 小数点具体显示的位置,高电平有效 .en (en ), // 数码管使能信号 .sign (sign ), // 符号位，高电平显示负号(-) .seg_sel (seg_sel ), // 位选 .seg_led (seg_led ) // 段选 ); endmodule

Verilog HDL设计信号频率测量模块FPGA设计Quartus工程文件 ，等精度频率计模块，测量被测信号频率，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module top_cymometer( //system clock input sys_clk , // 时钟信号 input sys_rst_n, // 复位信号 //cymometer interface input clk_fx , // 被测时钟 output clk_out , // 输出时钟 //user interface output [5:0] sel , // 数码管位选 output [7:0] seg_led // 数码管段选 ); //parameter define parameter CLK_FS = 26'd50000000; // 基准时钟频率值 //wire define wire [19:0] data_fx; // 被测信号测量值 //***************************************************** //** main code //***************************************************** //例化PLL，生成待测试时钟500Khz test_pll test_pll_inst ( .inclk0 (sys_clk ), .c0 (clk_out ) ); //例化等精度频率计模块 cymometer #(.CLK_FS(CLK_FS) // 基准时钟频率值 ) u_cymometer( //system clock .clk_fs (sys_clk ), // 基准时钟信号 .rst_n (sys_rst_n), // 复位信号 //cymometer interface .clk_fx (clk_fx ), // 被测时钟信号 .data_fx (data_fx ) // 被测时钟频率输出 ); //例化数码管显示模块 seg_led u_seg_led( //module clock .clk (sys_clk ), // 数码管驱动模块的驱动时钟 .rst_n (sys_rst_n), // 复位信号 //seg_led interface .seg_sel (sel ), // 数码管位选 .seg_led (seg_led ), // 数码管段选 //user interface .data (data_fx ), // 被测频率值 .point (6'd0 ), // 数码管显示的点控制 .en (1'b1 ), // 数码管驱动使能信号 .sign (1'b0 ) // 控制符号位显示 ); endmodule

FPGA设计交通信号灯演示逻辑Verilog设计源码Quartus工程文件，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module top_traffic( input sys_clk , //系统时钟信号 input sys_rst_n , //系统复位信号 output [3:0] sel , //数码管位选信号 output [7:0] seg_led , //数码管段选信号 output [5:0] led //LED使能信号 ); //wire define wire [5:0] ew_time; //东西方向状态剩余时间数据 wire [5:0] sn_time; //南北方向状态剩余时间数据 wire [1:0] state ; //交通灯的状态，用于控制LED灯的点亮 //***************************************************** //** main code //***************************************************** //交通灯控制模块 traffic_light u0_traffic_light( .sys_clk (sys_clk), .sys_rst_n (sys_rst_n), .ew_time (ew_time), .sn_time (sn_time), .state (state) ); //数码管显示模块 seg_led u1_seg_led( .sys_clk (sys_clk) , .sys_rst_n (sys_rst_n), .ew_time (ew_time), .sn_time (sn_time), .en (1'b1), .sel (sel), .seg_led (seg_led) ); //led灯控制模块 led u2_led( .sys_clk (sys_clk ), .sys_rst_n (sys_rst_n), .state (state ), .led (led ) ); endmodule

此代码为fpga设计标准I2S协议音频解码器，已经在Cyclone ® IV EP4CE6 Device硬件平台测试OK. 欢迎学友探讨QQ 1320427500

关于5G中所使用的LDPC技术分析与FPGA实现，其中包括了对于LDPC算法的研究

利用Verilog HDL编写时钟激励，vivado仿真工程，可直接应用于实际开发中。