描述 流水线 CPU 设计、Quartus 平台、Verilog HDL、团队合作 用 Verilog 编写的 MIPS CPU 的实现。 该项目处于非常早期的阶段，目前仅实现 MIPS CPU 的最基本功能。 32 位 MIPS 处理器 在 Verilog 中实现 5级流水线 静态分支未采用分支预测器 解码中的分支检测（阶段 2） 支持停顿，避免写后读（RAW）等危害 可以从内存转发（第 4 阶段）和写回（第 5 阶段） 要求 该项目需要一个 Verilog 模拟器，例如 Quartus。 作者 徐东李千克 版权 版权所有 :copyright: 2014, Rui-Yi Zhang, Dong Xu, Qian-Ke Li。 版权所有。 该项目是免费软件，在下。

Altera.Quartus.II.v9.1破解器

用quartus13实现50Mhz分频计的设计，采用verilog HDL硬件描述语言，包活源代码及测试文件

Quartus_II设计八位加法器.pdf

用于quartusii 13.1的破解补丁

quartus相关代码提供，可供学习.其代码可运行，我试过，希望给大家带来帮助。

这是破解版的，很好用，可以用这个软件，不存侵权的问题

功能：1.能显示十字路口东西、南北两个方向的红、黄、绿的指示状态 2.能实现正常的到计时功能（用两组数码管作为东西和南北方向的到计时显示，显示时间为红灯35秒、绿灯50秒、黄灯5秒。） 3.能实现特殊状态的功能（(1)按S1键后，能实现特殊状态功能；显示到计时的两组数码管闪烁；计数器停止计数并保持在原来的状态；东西、南北、路口均显示红灯状态；特殊状态解除后能继续计数。） 4.能实现总体清零功能 环境：Quartus II 9.0

实验要求（此资源为源程序，开发语言 VHDL 仿真加实物皆通过，报告下载地址见最后）： 设计一个出租车计价器，要求显示里程和金额。起步和到达停车时要求有声音提示；行程小于基本里程时，显示起步价，基本里程、起步价要求可通过按键自己设定；行程大于基本里程时，每多行一公里，在起步价上加X元，X可由按键设定；当出租车等待时，由司机按下等候键，每等待一分钟加Y元，Y可由按键设定；用脉冲信号模拟轮胎的转数，设每计一个脉冲汽车前进100米，系统中所需脉冲均由实验箱的50MHz晶振分频提供。 **上面要求全部完成，外加设计报告报告（纯手工打造，只缺填写名字了，绝对分有所值），报告下载地址：http://download.csdn.net/source/2472872

很好的软件，各位好好下载吧