Xilinx_Vivado_SDK_2016.1_0409_1经检测没有问题，完全可以使用，内含激活文件

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Vivado Licence 永久使用版 适用版本：适用于Vivado的任何版本，过期日期：到2037年，永久有效

Vivado安装、生成bit文件及烧录FPGA的简要流程,实用的教程

华科硬件课设 基于FPGA的语音频谱显示系统 软件为vivado2014.2 开发板为nexys4 运行之后开发版连接vga显示屏即可 时域显示为20us一格 频域总显示为3.75kHz

Xilinx的AXI总线协议，给英文不好的同学准备的，介绍的很详细。 AXI 总线协议资料整理 第一部分： 1、 AXI 简介： AXI（ Advanced eXtensible Interface）是一种总线协议，该协议是 ARM 公司提出的 AMBA（ Advanced Microcontroller Bus Architecture） 3.0 协议中 最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控 制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首 地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易 就行时序收敛。 AXI 是 AMBA 中一个新的高性能协议。 AXI 技术丰富了现有 的 AMBA 标准内容，满足超高性能和复杂的片上系统（ SoC）设计的需求。 2、 AXI 特点： 单向通道体系结构。信息流只以单方向传输，简化时钟域间的 桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。 支持多项数据交换。通过并行执行猝发操作，极大地提高了数据吞吐能力， 可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。 独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优 化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。 第二部分： 本部分对 AXI1.0 协议的各章进行整理。

详细介绍在vivado环境下，对工程进行仿真的详细步骤。

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XILINX开发工具ise license 包含ise vivado 以及vivado HLS 非常好用

FPGA篮球比赛定时系统 Vivado工程 Verilog代码 基于Xilinx FPGA