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定点补码一位乘法器的设计

讨论当相乘的两个数中有一个或二个为负数的情况，在讨论补码乘法运算时，对被乘数或部分积的处理上与原码乘法有某些类似，差别仅表现在被乘数和部分积的符号位要和数值一起参加运算

2019-12-21 20:12:36 257KB 定点补码一位乘法器的设计　定点补码一位乘法器　定点补码乘法　组成原理课程设计

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四位乘法器设计vhdl

四位乘法器的设计，包含vhdl代码和分析，还有输出图形

2019-12-21 19:57:21 84KB vhdl 乘法器

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乘法器双边带调幅multisim仿真

2019-12-21 19:56:08 251KB multisim 乘法器 双边带调幅

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32 位无符号并行乘法器VHDL源代码

无符号32位并行乘法器直接用QuartusII打开，加入工程就要以用了。

2019-12-21 19:51:57 1KB 32位 乘法器 VHDL

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移位相加8位硬件乘法器的 VHDL实现

移位相加8位硬件乘法器的 VHDL代码实现

2019-12-21 19:45:00 230KB vhdl语言设计，maxplus2 开发环境

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任意N位和M位的乘法器VHDL实现

我是2014级复旦的研究生。这是用VHDL语言设计的任意的M乘以N位的乘法器。设计中，被除数和乘数的位数是通过参数来设置的，可由你来修改。我已写好了testbench。可放心使用。

2019-12-21 19:42:12 166KB 任意N位和M位 乘法器 VHDL实现

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任意N位和M位的乘法器VHDL实现（代码）

我是2014级复旦的研究生。这是用VHDL语言设计的任意的M乘以N位的乘法器。设计中，被乘数和乘数的位数是通过参数来设置的，可由你来修改。我已写好了testbench。可放心使用。

2019-12-21 19:42:12 161KB 任意N位 M位 乘法器 VHDL实现

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阵列乘法器的代码

里面有阵列乘法器的代码及实现波形，verilog语言

2019-12-21 19:28:49 125KB 阵列乘法器

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fpga 8位乘法器 verilog HDL 源代码

fpga 8位乘法器 verilog HDL 源代码；带有tstbench文件

2019-12-21 19:27:00 4.4MB verilog HDL fpga

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16位乘法器VerilogHDL源代码

16位乘法器VerilogHDL源代码，适合于初学者

2019-12-21 19:21:14 7KB 16位 乘法器 Verilog HDL

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