包含有符号乘法器以及无符号乘法器的Verilog源码，同时带有tb文件用于仿真测试，在Vivado和Modelsim上验证通过

阵列乘法器的设计阵列乘法器的设计阵列乘法器的设计

可以实现2位二进制数乘法器，该电路的输入接收2个2位二进制数

该代码是基于FPGA的矩阵乘法器的代码，可以实现32x32大小有符号矩阵相乘，开发环境是ISE，用modelsim进行仿真

64乘64乘法器源代码+测试代码+实验截图，一个本科生与研究生的作业

4*4位阵列乘法器设计 　用 CPLD 来设计一个 4 ×4 位乘法器，相对于画电路图输入，用 ABEL 语言描述是比较方便的。其算式如下（其中括号中的数字表示在 ABEL 源程序描述中的功能块调用编号）： a3 a2 a1 a0 × b3 b2 b1 b0 ---------------------------------------------------------------------------------------------------------- a3b0(10) a2b0(6) a1b0(3) a0b0(1) a3b1(13) a2b1(9) a1b1(5) a0b1(2) a3b2(15) a2b2(12) a1b2(8) a0b2(4) ＋ a3b3(16) a2b3(14) a1b3(11) a0b3(7) ----------------------------------------------------------------------------------------------------------- p7 p6 p5 p4 p3 p2 p1 p0

首先，我们使用加法操作设计一个不检测溢出的乘法操作；完成后，我们对此进行优化，以期获得一个可以对溢出进行检测的乘法操作。

代码很全面，准确度高，可以在板上实现。

计算机组成原理阵列乘法器课程设计报告，其中包含了阵列乘法器的详细设计方案和完整的报告

4位并行乘法器的电路设计与仿真 1. 实现4位并行乘法器的电路设计; 2. 带异步清零端； 3. 输出为8位； 4. 单个门延迟设为5 ns。