搜索【verilog/fpga】的结果

FPGA_veriog_Quartus_DDS

用quartus 13.1 写的代码，DDS信号发生器模块，里面有详细注释，原理解释。

2019-12-21 19:34:42 10.88MB verilog FPGA Quartus

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基于FPGA，VGA和PS/2键盘的贪吃蛇游戏

这是一个基于VGA显示和PS2键盘的贪吃蛇游戏进入时屏幕提示“enter to play”，W,S,A,D四个CS游戏方向键，可按下P(PAUSE)暂停，进入选择关级，然后按下G（GO_ON）继续。游戏设置9关，每关吃下21个苹果即可过关。蛇的移动速度随着关级增加。

2019-12-21 19:34:06 450KB verilog fpga vga 贪吃蛇

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基于spartan3an的贪吃蛇游戏设计（附完整代码）

基于spartan3an的一款贪吃蛇游戏，代码经测试可用

2019-12-21 19:34:06 273KB Verilog FPGA VGA

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Verilog搭建内存Bram

基于FPGA搭建BRAM，实测可用，能够实现日常内存的模拟与仿真。

2019-12-21 19:25:58 3KB RAM BRAM verilog FPGA

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基于FPGA试验箱的lcd1602液晶显示程序

　　本实验为用lcd1602显示0到9之间顺序变化，考虑到状态较多，可通过case语句，每一句对应一个数字，从而实现在lcd1602上的显示。

2019-12-21 19:24:05 3KB verilog FPGA VHDL

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基于verilog语言实现的SDRAM控制器设计（含源代码）

2019-12-21 19:24:04 4.14MB SDRAM控制器 verilog FPGA

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基于FPGA的GMSK调制模块的设计与实现

本资源只提供“基于FPGA的GMSK调制模块的设计与实现”Verilog设计源代码

2019-12-21 18:58:29 8KB GMSK调制 verilog FPGA

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FPGA数字信号处理（二）并行FIR滤波器Verilog设计

并行结构FIR滤波器的Verilog HDL代码，Vivado工程，含testbench与仿真，仿真结果优秀

2019-12-21 18:49:39 4.35MB Verilog FPGA Vivado FIR

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ca码生成(verilog)

用verilog写的一个ca码的生成代码，内含quartusII的仿真文件（波形和testbench）。

2014-05-13 00:00:00 3KB CA码 verilog fpga quartusII

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verilog那些事儿V3.0

写的非常不错的入门级教程，详细的实例，可以很快入门！推荐推荐！

2011-03-17 00:00:00 17.81MB verilog，fpga，黑金

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