老版本的实例工程文件，里面有6个工程，我也是在跟着老版本做实验时要用到一些，不知道有没有，不过对于初学者，弯路少走但不怕走，花时间去了解掌握吧

Uart串口读写实验Cyclone10 FPGA实验Verilog源码Quartus17.1工程文件+文档资料, FPGA为CYCLONE10LP系列中的10CL025YU256C8. 完整的Quartus工程文件，可以做为你的学习设计参考。 module uart_test( input clk, input rst_n, input uart_rx, output uart_tx ); parameter CLK_FRE = 50;//Mhz localparam IDLE = 0; localparam SEND = 1; //send HELLO ALINX\r\n localparam WAIT = 2; //wait 1 second and send uart received data reg[7:0] tx_data; reg[7:0] tx_str; reg tx_data_valid; wire tx_data_ready; reg[7:0] tx_cnt; wire[7:0] rx_data; wire rx_data_valid; wire rx_data_ready; reg[31:0] wait_cnt; reg[3:0] state; assign rx_data_ready = 1'b1;//always can receive data, //if HELLO ALINX\r\n is being sent, the received data is discarded always@(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) begin wait_cnt <= 32'd0; tx_data <= 8'd0; state <= IDLE; tx_cnt <= 8'd0; tx_data_valid <= 1'b0; end else case(state) IDLE: state <= SEND; SEND: begin wait_cnt <= 32'd0; tx_data <= tx_str; if(tx_data_valid == 1'b1 && tx_data_ready == 1'b1 && tx_cnt < 8'd12)//Send 12 bytes data begin tx_cnt <= tx_cnt + 8'd1; //Send data counter end else if(tx_data_valid && tx_data_ready)//last byte sent is complete begin tx_cnt <= 8'd0; tx_data_valid <= 1'b0; state <= WAIT; end else if(~tx_data_valid) begin tx_data_valid <= 1'b1; end end WAIT: begin wait_cnt <= wait_cnt + 32'd1; if(rx_data_valid == 1'b1) begin tx_data_valid <= 1'b1; tx_data <= rx_data; // send uart received data end else if(tx_data_valid && tx_da

本资源是用Quartus||原理图输入实现电子自动售票机功能，可以选择不同价格的票，选择票数，可以投币

如上面所述，里面包含了Quartus和DSP builder 6.0~9.0各种版本的破解器。由于自己找了好久才找到的，而且确实这些软件破解器对版本要求很严格，因此在这里挂出来，方便大家~

Altera_Quartus_ii_13.0 handbook

Quartus_II官方教程-中文版 还不错，比你直接看那些教材要好，是ALTER公司发布的

Sopc系统设计实例 用SOPC系统在DE2平台上实现一个计数器。先在DE2平台上建立SOPC系统的硬件，这个系统包括一个NIos II/s 嵌入式处理器、存储器、一个JTAG UART及一个定时器，一个ID模块。另外，我们将加入一个自定义组件，实现对DE2平台上七段数码管的控制。

本程序为用HDL语言设计的在QII上运行的4人抢答器，抢答器精度不受时钟影响，检测准确可靠。可用于课程设计。

quartus工程文件，包含verilog代码

使用FPGA入门硬件DE2-115，开发环境为quartus,资料含指导步骤以及代码非常详细+高先生写的用fpga实现数字信号处理算法，写的很好，工程师写的比教师写的实在