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出租车
计价
器单片机proteus仿真
出租车
计价
器单片机proteus仿真,51单片机,液晶屏显示,始终显示
2019-12-21 20:43:09
1.1MB
出租车计价器
单片机
出租车计程器
proteu
1
基于VHDL的出租车
计价
器设计
1.设计一个出租车自动计费器,总价包括起步价(4元)、正常行驶计费和等待时间计费三个部分。2.起步价4元限制在3公里内,且等待时间不超过2分钟;3公里外按2元每/公里计费;等待时间按每2分钟1元计费。3.最终结果用数码管显示出来,包括行驶公里总数、等待时间和总价三个部分。
2019-12-21 20:25:24
11KB
VHDL
出租车计价器
1
输电阻塞情况下电能
计价
的LMP方法
随着电力市场改革的深入, 输电阻塞成为电力系统中常见的问题。通过5 节点电力系统示例分析了LMP 方法用于阻塞情况下电能市场
计价
和系统结算的过程, 并介绍了这种方法的应用情况。
2019-12-21 20:20:23
894KB
LMP
1
出租车
计价
器 数字逻辑课设
数字逻辑课程设计,做的是出租车
计价
器,已验收完成的,在实验板上完全正确。根据路程显示价钱。
2019-12-21 20:14:44
3KB
charge
1
出租车
计价
器
出租车
计价
器 微机原理课程设计 汇编语言写的,基本实现了对应的功能
2019-12-21 20:12:56
208KB
汇编
计价器
1
基于FPGA的出租车
计价
器设计
2.1,出租车
计价
器的要求: ◇ 行程3公里内(包括3公里),且等待累计时间2分钟内(包括2分钟),起步费为10元; ◇ 3公里外(不包括3公里)以每公里2元,等待累计时间2分钟外(不包括2分钟)以每分钟以1.0元计费。 ◇ 能显示行驶公里数、等待累计时间和最后的总费用。 本计费器的显示范围为0~99元,
计价
分辨率为1元;计程器显示范围为0~99公里,分辨率为1公里;计时器的显示范围是分钟的显示范围是0—99, 辨率为1分钟。秒的显示范围是0—59。辨率为1秒。
2019-12-21 20:12:08
1023KB
FPGA
出租车计价器
1
微机原理与接口 出租车
计价
器
基于汇编语言上设计的出租车
计价
器,可以当课程设计用 ,很标准的一个设计
2019-12-21 20:08:46
660KB
汇编
计价器
1
Verilog数字系统课程设计 出租车
计价
器
使用Verilog硬件描述语言编写的出租车
计价
器,编写环境为Quartus ii 9.0,硬件平台为Cyclone EP1C6Q240C8. 实现主要功能如下: -输入时钟为系统晶振50Mhz. -两个开关分别控制:开始/停止计费,出租车行进中/停止等待 -一个开关控制所有数据的复位 -两个开关组合控制显示4种数据:当前
计价
(单位:元,精确到角)/当前行进总距离(单位:千米,精确到10m)/当前等待时间(单位:分,精确到分)/起步价内行进距离(单位:千米,精确到10m,详见计费规则) -计费规则:起步价9元/3千米,超出起步价部分2.4元/千米,停车等待时间内1元/10分钟(不足10分钟不计费)。 注:在起步价9元范围内,可算作是3元/千米,此时停车等待产生的费用也按照1元/10分钟折算到起步价内;即3元/千米的标准产生的行进费用与等待费用之和小于9元即视为起步价范围。(eg. 行进2千米,等待10分钟,总价为9元而非10元) 作为Verilog硬件描述语言初学者的入门项目,主要内容包含分频器、计数器、计算与数码管显示模块的简单实现与应用,具有一定的参考价值。
2019-12-21 20:02:16
3.68MB
Verilog
课程设计
quartus_ii
1
基于FPGA的出租车
计价
器设计verilog源代码
基于FPGA的出租车
计价
器设计verilog源代码
2019-12-21 20:00:18
2.85MB
FPGA
出租车计价器
verilog源代码
1
基于AT89C51单片机的电子
计价
秤的设计与实现
本文介绍了基于AT89C51单片机的电子
计价
秤的软硬件设计方法。该方法是由应变片式传感器组成的全桥电路感应物料重量后转换成与之成线性关系的电压,再通过 V/F变换电路、10倍倍频电路转换脉冲信号输入AT89C51单片机进行处理,且通过16位LCD液晶时时显示。该电子
计价
秤硬件电路包括液晶驱动芯片7211AM,键盘专用芯片74C922及看门狗复位电路等,达到了高效、可靠、精确的电子
计价
秤的设计目的。
2019-12-21 19:44:26
91KB
单片机
电子秤
1
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